Vollständig digitale Arrays für L-Band-, S-Band- und C-Band-Radarsysteme

Anbieter zum Thema

TRACO ELECTRONIC GMBH

Cadlog Group

RECOM Power GmbH

Texas Instruments Deutschland GmbH

Architekturen für digitale Phased-Array-Radarsysteme

Eine bevorzugte Architektur lagert stattdessen das FPGA aus dem Array aus und stellt die Verbindung zu den Datenwandlern direkt über Lichtwellenleiter her. Möglich wurde diese Architektur durch die Einführung von Datenwandlern mit JESD204B-Schnittstelle (Bild 1).

JESD204B ist eine serielle Datenwandler-Schnittstelle, die über mehrere CML-Lanes (Current-Mode Logic) Datenraten bis zu 12,5 GBit/s erreicht. Das verwendete physische Interface hat Ähnlichkeit mit jenem, das von Gigabit-Ethernet-Protokollen benutzt wird, und eignet sich deshalb gut für den Einsatz mit optischen Transceivern.

Durch die Verwendung optischer Transceiver lässt sich das ansonsten für kurze Distanzen gedachte Interface auch für Strecken von mehr als 100 m nutzen. Die Verwendung eines optischen Transceivers im Array zur Anbindung der Datenwandler und eines weiteren am FPGA schafft die Voraussetzungen für eine digitale Phased-Array-Radarlösung, ohne dass am Antennen-Array ein FPGA benötigt wird.

Eine vereinfachte Darstellung des Leiterplatten-Layouts (Bild 2) demonstriert die Machbarkeit dieser Architektur in digitalen Radarsystemen für das L-Band-, das S-Band- und potenziell auch für das C-Band. Die HF-Pfade sind relativ schmal eingezeichnet, jedoch bietet die Nutzung der Ober- und Unterseite der Leiterplatte mehr Platz für die Bauelemente und das Routing. Das Beispiel, das kommerziell verfügbare Bauelemente verwendet, ist hier maßstabsgerecht wiedergegeben.

System mit optischem Tranceiver und Wandlern mit JESD204B-Schnittstelle

Ein zweikanaliger 16-Bit-A/D-Wandler mit einer Datenrate von 1 GSample/s (ADS54J60) ermöglicht ein hohes Leistungsniveau für Signalbandbreiten über 250 MHz. Ein zweikanaliger 16-Bit-A/D-Wandler mit einer Datenrate von 2,5 GSample/s (DAC38J82) wiederum erlaubt eine ähnliche Leistung in Senderichtung. Bei einer Datenrate von 1 GBit/s kann jeder Datenwandler zwei SerDes-Lanes (Serializer/Deserializer) pro Kanal mit 10 GBit/s nutzen.

Die optischen Transceiver enthalten zwölf Kanäle, was für jeden Sender/Empfänger-Satz die Verwendung von sechs A/D-Wandler und sechs D/A-Wandler-Kanälen gestattet. Die Leistung der optischen Transceiver am Antennen-Array beträgt etwa 380 mW pro Antennenelement und ist damit geringer als bei einer Architektur, in der ein FPGA direkt an die Datenwandler angeschlossen ist. Im Idealfall könnten Größe und Leistung der optischen Transceiver sogar noch weiter verringert werden.

Herausforderungen durch die optische Architektur

Die Herausforderung bei dieser Architektur hängt weniger mit der SerDes-Schnittstelle selbst, sondern eher mit den anderen für JESD204B benötigten Signalen zusammen. Abgesehen von Daten werden nämlich bei der Verwendung der Subclass-1-Variante von JESD204B drei Hauptsignale benötigt: Device Clock (Bausteintakt), SYSREF und SYNC.

Der Takt entspricht dem Abtasttakt der Datenwandler und stellt die gleichen Anforderungen, was die Jitterarmut betrifft. Der Versatz zwischen den Takten mehrerer Datenwandler entscheidet letztendlich über die Phasengenauigkeit des Abtastmoments, die ein entscheidendes Kriterium für Phased-Array-Radar ist. Allerdings besteht die Möglichkeit, den Versatz zwischen den Bausteintakten mithilfe digitaler Techniken zu kompensieren.

Der einzige zusätzliche Aspekt, der sich mit der optischen Architektur einstellt, ist, dass beide Enden der optischen Übertragungsstrecke frequenzsynchronisiert sein müssen, damit die synchrone serielle Verbindung einwandfrei funktioniert.

(ID:44624045)