Halbleiterfertigung: Baldige Billionen-Branche TSMCs Technologieoffensive trifft auf wachsenden KI-Hunger

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Neue Fertigungsstufen, neue Transistortypen, neue Standorte: Der weltgrößte Auftragsfertiger TSMC erwartet, dass sich der Halbleitermarkt wegen KI in nur fünf Jahren fast verdoppelt. Europa spielt dabei eine neue, entscheidende Rolle. Ein umfassender Überblick.

TSMC rechnet bis 2030 mit einem Halbleitermarkt von einer Billion US-Dollar – fast doppelt so viel wie heute. Möglich macht das die explosionsartige Nachfrage nach KI-Chips und energieeffizienter Rechenleistung vom Rechenzentrum bis an den Rand des Netzes. Um die eigene Führungsrolle zu verteidigen, investiert der weltgrößte Foundry-Anbieter in neue Fertigungsplattformen, innovative Packaging-Lösungen und eine globale Design-Infrastruktur. Das TSMC Technology Symposium 2025 in Amsterdam zeigte, wie der Konzern auf dieses erwartete Wachstum reagiert: mit Technik, Strategie und regionaler Präsenz.

Marktdynamik: KI und neue Anwendungsfelder als Innovationstreiber

Der globale Halbleitermarkt steuert also auf ein neues Rekordniveau zu. Der größte Anteil entfällt dabei auf Anwendungen im Bereich High Performance Computing (HPC) und künstliche Intelligenz (KI) mit 45 Prozent, gefolgt von Smartphones (25 Prozent), Automotive (15 Prozent) und IoT (10 Prozent). Diese Prognose spiegelt die technologischen Umbrüche wider, die sich durch den Siegeszug von KI, autonomem Fahren und Edge-Computing abzeichnen.

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„Wir glauben fest daran, dass wir uns erst am Anfang des KI-Wachstumszyklus befinden“, betonte Kevin Zhang, Senior Vice President bei TSMC, in seiner Eröffnungsrede. Den initialen Schub lieferten Rechenzentren mit entsprechender Infrastruktur. Das Wachstum erreicht zunehmend auch Endgeräte wie Smartphones, PCs oder Edge-Controller.

Während der Bedarf im Consumer-Bereich (PC, Smartphone, IoT) weiter steigt, sieht TSMC vor allem in der Automobiltechnik einen beschleunigten Technologiewechsel. Die Nachfrage nach leistungsfähiger Logik steigt mit der zunehmenden Elektrifizierung und Automatisierung. Auch die Mikrocontroller (MCUs) sollen sukzessive auf fortschrittlichere Nodes wie 28 nm und darunter umgestellt werden.

TSMC entgegnet dem auf allen Ebenen: vom Transistor bis zum Packaging, von der Edge-Konnektivität bis zur Chiplet-Architektur. In Amsterdam stellte TSMC eine Vielzahl technischer Innovationen vor, die genau darauf abzielen.

TSMC-Roadmap der Fertigungstechnologien: Von N3 und N2 zu A14 und A16

TSMCs Fertigungstechnologie bleibt der Taktgeber der Branche – das zeigte sich auch in Amsterdam. Die aktuell führende 3-Nanometer-Generation (N3), die TSMC die "beste und letzte" FinFET-Technologie nennt, ist längst im Volumenbetrieb angekommen. Über 70 Tape-Outs wurden bereits realisiert. Varianten wie N3E (für High-End-Mobile und HPC), N3P (leistungsoptimiert), N3X (Client-CPUs) oder N3A (für Automotive) bedienen unterschiedliche Märkte. Letztere befindet sich in finaler Qualifikationsphase nach AEC-Q100 Grade 1 und soll 2025 in Serie gehen.

Mit dem N2-Knoten beginnt der Übergang in die Ära der Nanosheet-Transistoren. Die Yield-Werte des ersten 256-Mbit-SRAM-Chips liegen laut TSMC bereits bei über 90 Prozent. Die zweite Ausbaustufe N2P folgt 2026 mit bis zu 36 Prozent geringerer Leistungsaufnahme und 18 Prozent mehr Geschwindigkeit im Vergleich zu N3E. Für besonders hohe Frequenzbereiche ist ab 2027 zudem N2X geplant.

Darauf folgen A14 und A16, zwei neue Plattformen. A14 basiert auf einer weiterentwickelten Nanosheet-Architektur und bringt gegenüber N2 bis zu 30 Prozent mehr Energieeffizienz bei 15 Prozent höherer Geschwindigkeit. Die Produktion ist für 2028 geplant. A16 richtet sich primär an HPC- und KI-Anwendungen im Rechenzentrum und kombiniert N2 mit Backside Power Delivery („Super Power Rail“), um Stromversorgung und Signalrouting zu optimieren. Serienstart soll in der zweiten Jahreshälfte 2026 erfolgen.

Diese Roadmap verdeutlicht, wie TSMC die Skalierung jenseits klassischer Shrinks weiterführt – durch architektonische Innovation und gezielte Plattformanpassung je nach Zielanwendung. Kevin Zhang antwortete auf die Frage, ob Moores Law denn nun tot sei oder nicht: „I don't care, as long as the curve goes up“.

Neuheiten bei Transistoren: NanoSheet, CFET und 2D-Materialien

TSMC setzt weiter auf die Evolution der Transistortechnologie, mit konkreten Ergebnissen und ehrgeizigen Forschungszielen. Bereits im N2-Prozess kommen Nanosheet-Transistoren zum Einsatz. Für A14 kündigte das Unternehmen eine zweite Generation dieser Architektur an, verbunden mit der Einführung von NanoFlex-Pro-Zellen, die eine feinere Optimierung von Geschwindigkeit und Energieverbrauch erlauben.

Als nächster Meilenstein steht CFET (Complementary Field-Effect Transistor) auf der Roadmap. Dabei werden nFET- und pFET-Transistoren vertikal gestapelt, was laut TSMC nahezu eine Verdopplung der Integrationsdichte ermöglicht. Erste Inverter mit nur 48 nm Gate Pitch wurden 2024 im Labor demonstriert und zeigen vielversprechende elektrische Eigenschaften.

Parallel dazu arbeitet TSMC an neuen Materialsystemen: Zwei- und eindimensionale Halbleitermaterialien sollen die Grenzen heutiger Silizium-Architekturen weiter hinausschieben. In einem Nanosheet-basierten Transistoraufbau wurde erstmals ein monolagiger Kanal eingesetzt – ein Durchbruch mit Blick auf zukünftige Skalierung bei gleichbleibender Leitfähigkeit.

Diese Entwicklungen zeigen: Die physikalische Schranke ist noch nicht erreicht. TSMC treibt die Miniaturisierung nicht mehr nur durch kleinere Strukturgrößen, sondern durch strukturelle und materialseitige Neuerfindung des Transistors selbst.

3D-Packaging und Systemintegration: CoWoS, SoIC und System-on-Wafer

Mit der wachsenden Leistungsdichte steigen auch die Anforderungen an die Systemintegration. TSMC verfolgt hier einen mehrgleisigen Ansatz: Chiplets, 3D-Stacking und wafergroße Systeme sollen die physikalischen Grenzen herkömmlicher Packages überwinden. Zentral ist dabei die Plattform 3DFabric mit Technologien wie CoWoS (Chip on Wafer on Substrate), SoIC (System on Integrated Chips) und SoW (System on Wafer).

CoWoS bleibt das Rückgrat für Hochleistungsintegration – mit größeren Interposern und mehr HBM-Stapeln. Die neue CoWoS-L-Variante mit 5,5 Reticle-Größe erlaubt bereits heute das Packaging von bis zu zwölf HBM-Stapeln. Eine noch größere Variante mit 9,5 Reticle-Fläche soll ab 2027 in Serie gehen. Sie bietet ausreichend Platz für größere AI-Beschleuniger mit integrierten Logikchips und Speichern.

Parallel dazu wird SoIC als Plattform für 3D-Silizium-Stacking vorangetrieben. Erste Anwendungen mit einem Pitch von 6 µm für N3/N4-Kombinationen starten 2025. Künftige Varianten wie A14-on-N2 mit noch engeren Pitch-Größen sind ab 2029 geplant. Der Fokus liegt auf hoher Interconnect-Dichte bei gleichzeitig reduziertem Energieverbrauch.

Ein strategischer Technologieschritt ist das System-on-Wafer (SoW-X), das alle Komponenten, von Logik über Speicher bis zu Stromversorgung und Kühlung, auf einem einzigen Wafer vereint. Laut TSMC erreicht SoW-X eine theoretisch bis zu 40-fache Rechenleistung im Vergleich zu heutigen CoWoS-Systemen. Die Serienproduktion ist für 2027 angesetzt.

„Die nächste Generation von KI-Chips braucht nicht nur mehr Rechenleistung, sondern auch effizientere Integration“, sagte Kevin Zhang. „Wir integrieren zunehmend auch Silizium-Photonik und Spannungsregler direkt ins Package.“

KI und Halbleiterproduktion: Fertigung, Yield, Kapazitätsausbau

Die Nachfrage nach KI-Chips stellt auch die Fertigung vor neue Herausforderungen. TSMC begegnet diesem Druck mit einer aggressiven Ausbau- und Optimierungsstrategie. So soll sich die Auslieferungsmenge von Wafern für KI-Anwendungen bis 2025 im Vergleich zu 2021 um den Faktor zwölf erhöhen. Für große Dies, etwa für KI-Beschleuniger, wird ein Anstieg um das Achtfache erwartet.

Die Skalierung ist technisch anspruchsvoll: Große Chips stellen hohe Anforderungen an das Yield-Management. TSMC verweist auf seine Expertise bei der Produktion von Big-Die-Produkten, bei denen selbst kleinste Defekte zur Ausschussrate führen können. Um die Effizienz zu sichern, investiert das Unternehmen massiv in automatisierte Qualitätskontrolle und den Einsatz von KI in der Produktion.

Neben Taiwan und den USA rückt auch Europa in den Fokus. In München entsteht derzeit das European Union Design Center (EUDC), das 2025 eröffnet werden soll. Ziel ist es, europäische Kunden bei der Entwicklung energieeffizienter, hochperformanter Chips zu unterstützen. Ein besonderer Schwerpunkt liegt auf Automotive-Anwendungen sowie Embedded-Speicherlösungen (RRAM, MRAM).

„Wir brauchen Leute hier vor Ort, die wirklich direkt mit unseren Kunden zusammenarbeiten. Es geht darum, Design und Fertigung enger zu verzahnen – direkt im Herzen der europäischen Halbleiterlandschaft“, so Kevin Zhang. Es ergänzt das globale Netzwerk von Designzentren in Japan, Kanada und den USA.

Halbleiterentwicklung

TSMC plant neues Entwicklungszentrum in München

Auch der Ausbau der Fertigung in Arizona schreitet voran. Die erste Fab ist im Vollbetrieb, fünf weitere sind in Planung – samt Backend-Fertigung. Parallel laufen die Gespräche mit Behörden, um Genehmigungen und Flächen zu sichern. Bislang haben die angedrohten Zölle, die gelegentlich in den Medien diskutiert werden, keine Auswirkungen auf die Investitionen in den USA. TSMC verfolgt also eine globale Präsenzstrategie mit abgestimmter Design- und Fertigungsinfrastruktur, um das KI-Wachstum bedienen zu können.

Automotive: Fortschritte bei Automotive-Nodes, neue MCUs und Speicher

Die automobile Halbleitertechnik steht vor einem grundlegenden Wandel: weg vom klassischen Steuergerät, hin zu zentralen, softwaredefinierten Plattformen. TSMC adressiert diese Entwicklung mit dedizierten Nodes und Speziallösungen. Das neue N3A-Verfahren ist speziell für die hohen Anforderungen im Fahrzeug ausgelegt und wird aktuell für die Qualifikation nach AEC-Q100 Grade 1 vorbereitet. Serienstart: Ende 2025.

Daneben investiert TSMC in neue Mikrocontroller-Technologien. Beispielhaft ist die STM32-N6-Plattform, die erstmals einen Neural-Processing-Accelerator auf Basis von 16-nm-FinFET integriert. Damit rückt KI-gestützte Signalverarbeitung auch in heutigen Domänensteuergeräten in greifbare Nähe. Gleichzeitig treiben Partner wie NXP den Einsatz von 5-nm-SoCs für zentrale Fahrzeugcomputer mit Sicherheits- und Virtualisierungsfunktionen voran.

Auf der Speicherseite setzen sich neue Technologien wie MRAM (Magnetoresistive RAM) und RRAM (Resistive RAM) durch. TSMC bietet 22-nm-MRAM bereits in Serie an, 16-nm-MRAM ist für Kunden verfügbar, 12-nm-Varianten befinden sich in Entwicklung. Für RRAM ist eine Qualifikation bis hinunter zu 5 nm im Fokus. Beide Technologien kombinieren kurze Zugriffszeiten mit hoher Zyklenfestigkeit und guter Skalierbarkeit für anspruchsvolle Automotive-Anwendungen.

„Wir sprechen heute nicht mehr nur vom software-defined vehicle, sondern vom silicon-defined vehicle“, sagte Kevin Zhang. Der Bedarf an spezialisierten Halbleitern für sichere, adaptive Fahrfunktionen wächst und TSMC will die passende technologische Grundlage liefern.

KI vom Rechenzentrum bis Edge: Markttrends, Herausforderungen und Ausblick

Auch TSMC sieht den Trend bei KI-Anwendungen von zentralisierten Rechenzentren hin zur Edge. Mit dem zunehmenden Bedarf an Echtzeitverarbeitung, geringeren Latenzen und lokaler Intelligenz wandert die KI an den Rand des Netzes. Edge-KI-Anwendungen, etwa in Fahrzeugen, Fertigungsanlagen oder Wearables, stellen neue Anforderungen an die Hardware: Sie muss energieeffizient, kompakt und schnell sein, ohne permanente Cloud-Anbindung.

„Die Daten bleiben dort, wo sie entstehen“, sagte NXP-CEO Kurt Sievers auf dem Symposium. „Das ist die einzige Chance, die Latenz in den Griff zu bekommen.“ Die Anforderungen reichen von ultraniedrigem Stromverbrauch über integrierte Sicherheitsfunktionen bis hin zu maschinellem Lernen direkt auf dem Chip.

TSMC reagiert mit neuen HF- und IoT-Plattformen wie N4C RF und spezialisierten Logikprozessen mit ultra-low leakage SRAM. Besonders im Fokus stehen neue Display- und Sensorlösungen – etwa für Smart Glasses mit extrem kompakten Formfaktoren. Dafür entwickelt TSMC FinFET-basierte Hochvolt-Plattformen mit geringem Energiebedarf und hoher Pixeldichte.

Auch das Packaging spielt eine Rolle: Mit CoWoS, SoIC und integrierten Voltage-Regulatoren lassen sich Edge-KI-Systeme dichter und leistungsfähiger integrieren. Das Ziel sind kleine, smarte Geräte mit KI-Funktionen, die unabhängig von der Cloud agieren können – und dabei sicher, schnell und effizient arbeiten.

Diese Entwicklung steht erst am Anfang. Die Herausforderung liegt in der Integration: Rechenleistung, Sensorik, Speicher und Kommunikation müssen unter einen Hut gebracht werden. TSMC sieht sich dabei als Enabler durch skalierbare Technologieplattformen für das Zeitalter der dezentralen KI am Edge. (mc)

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