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1,4-Nanometer-Prozess noch ohne High-NA-EUV TSMC kündigt Fertigungsprozess A14 für 2028 an

Von Sebastian Gerstl 3 min Lesedauer

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TSMC hat auf dem North America Technology Symposium den baldigen Start seines A14-Fertigungsprozesses für 2028 angekündigt. Trotz 1,4-nm-Technologie will der Branchenführer hierbei vorerst auf High-NA-EUV verzichten.

Erweiterte Roadmap: Bereits zwei Jahre nach dem erst kürzlich angekündigten A16-Verfahren will TSMC 2028 den A14-Fertigungsprozess einführen - und dabei noch auf High-NA-EUV-Lithografie verzichten.(Bild: TSMC)
Erweiterte Roadmap: Bereits zwei Jahre nach dem erst kürzlich angekündigten A16-Verfahren will TSMC 2028 den A14-Fertigungsprozess einführen - und dabei noch auf High-NA-EUV-Lithografie verzichten.
(Bild: TSMC)

TSMC hat auf dem North America Technology Symposium seinen neuen A14-Fertigungsprozess vorgestellt. Die Serienproduktion von Chips in diesem 1,4-Nanometer-Verfahren soll 2028 starten. Das Unternehmen zeigte sich sehr zuversichtlich mit der Entwicklung; der Entwicklungsstand sei bereits weit fortgeschritten.

Mit dieser Ankündigung hat TSMC seine Roadmap für die Erweiterung seiner Fertigungsprozesse stetig erweitert. Bereits für 2026 ist die Einführung der Serienproduktion im A16-Verfahren vorgesehen, eher zwei Jahre später A14 folgen soll. Im Unterschied zu A16 soll A14 jedoch zu diesem Zeitpunkt noch nicht auf Backside Power Distribution setzen. Erst die Variante A14P, geplant für 2029, soll diese Technik integrieren.

Effizienz und Dichte im Fokus

Der A14-Prozess basiert auf einer zweiten Generation von Gate-All-Around-Nanosheet-Transistoren. TSMC verspricht im Vergleich zum aktuellen 2-nm-N2-Prozess eine 15 Prozent höhere Taktfrequenz bei gleicher Leistungsaufnahme oder bis zu 30 Prozent weniger Energieverbrauch bei gleicher Taktung. Die Logikdichte soll um 20 Prozent steigen.

Interessanterweise hat TSMC in seinen Benchmark A14 direkt gegen den eigenen N2-Prozess, der noch auf FinFET-Transistoren setzt, verglichen. Einen Vergleich zum A16-Prozess, der erst 2026 eingeführt wird, legte das Unternehmen nicht vor. A16 soll gegenüber N2P eine Leistungssteigerung von acht bis zehn Prozent bei gleicher Spannung bieten. Als neue Standardzell- und IP-Basis wird die Plattform „NanoFlex Pro“ eingeführt, um die Optimierung auf Chip-Ebene weiter zu verbessern.

Zur Nomenklatur von Fertigungsprozessen

Der Name des Fertigungsverfahrens A14, soll – analog zur 18A-Bezeichnung bei Intel – auf eine Strukturgröße von 1,4 Nanometern anspielen. Doch auch wenn die Bezeichnung eine lineare Verkleinerung der Strukturbreite suggeriert, handelt es sich in der Praxis bei der Nomenklatur dieser Verfahren nicht mehr um eine direkt messbare geometrische Größe im eigentlichen Sinne. Stattdessen dient die Namensgebung in der Industrie zunehmend der groben technologischen Einordnung innerhalb einer Roadmap – vergleichbar mit einer Generationenbezeichnung.

Die tatsächliche Leistungsfähigkeit eines Fertigungsprozesses ergibt sich aus einer Vielzahl technischer Parameter. Dazu zählen unter anderem die minimale Linienbreite und -abstände (Pitch), die Anzahl der Transistoren pro Quadratmillimeter (Logikdichte), sowie spezifische Leistungskennzahlen wie Energieeffizienz, Schaltgeschwindigkeit und thermisches Verhalten. Auch die Fähigkeit, komplexe Transistorarchitekturen wie Gate-All-Around (GAA) zu integrieren, spielt eine zentrale Rolle. Diese Faktoren sind im Zusammenspiel deutlich aussagekräftiger als ein nomineller „nm-Wert“.

Hinzu kommt, dass die Skalierung in unterschiedlichen Chipbereichen unterschiedlich stark wirkt. Während Logikblöcke gut schrumpfen lassen, sind SRAM-Zellen vergleichsweise schwerer zu verkleinern. Die „funktionale Dichte“ eines Chips – also wie viele nutzbare Funktionen pro Fläche realisiert werden können – variiert daher stark zwischen verschiedenen Herstellern und Prozessen. Entsprechend gewinnt die Prozessbewertung über Benchmarks, Performance-Daten und Energieverbrauch zunehmend an Bedeutung gegenüber klassischen Maßzahlen wie Strukturgröße allein.

Verzicht auf High-NA-EUV

Bemerkenswert: Ebenfalls auf dem North America Technology Symposium erwähnte TSMC, beim A14-Prozess weiterhin auf Low-NA-EUV-Lithografie mit Multipatterning zu setzen. Während Intel bereits in seinem 18A-Prozess auf die High-NA-EUV-Technologie setzt, soll diese bei TSMC vorerst noch keine Rolle spielen.

Der Hauptgrund sei wirtschaftlicher Natur, gab TSMC an: Ein High-NA-EUV-Scanner von ASML kostet rund 380 Millionen US-Dollar – mehr als das Doppelte eines herkömmlichen EUV-Systems. TSMC möchte aus Kostengründen stattdessen auf bestehende Technologien mit etablierten Ausbeuten und längeren, aber beherrschbaren Prozesszeiten setzen und diese weiter optimieren.

Die geplante A14P-Variante sowie die spätere High-Performance-Version A14X könnten allerdings künftig als Kandidaten für den Einsatz von High-NA-EUV in Betracht kommen. Derzeit sehe TSMC jedoch keinen dringenden Bedarf – auch weil der N2-Prozess bereits 2025 in die Volumenfertigung geht und laut Unternehmensangaben hohe Yield-Werte erreicht. TSMC verfolge damit einen kostenoptimierten, risikobewussten Weg: keine Technologieeinführung um jeden Preis, sondern eine fundierte Abwägung zwischen Machbarkeit, Marktreife und wirtschaftlichem Nutzen. (sg)

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