SuperVia: Auf dem Weg zum (Sub-)3nm-Technologieknoten

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Tiefliegende Interconnects: Ein neues Verfahren zum vertikalen Kontaktieren übereinander liegender Leiterbahnen senkt den elektrischen Widerstand um 40% und ermöglicht eine 30%ige Flächenersparnis. Mit seinem „Proof of Concept“ eröffnet das imec-Institut neue Wege für zukünftiges Chipdesign.

Prozesstechnologien zum Fertigen von Halbleiterchips machen nach wie vor Riesenfortschritte. Galten vor wenigen Jahren noch 22 Nanometer (nm) kleine Strukturen als Maß der Dinge, produzieren viele Fabs Prozessoren und DRAM-Speicher heute bereits mit 10 nm winzigen Knoten. Gemeint sind damit die kleinsten auf dem Halbleitersubstrat erzeugten Strukturen – meist sind das die Gates der hochintegrierten Feldeffekt-(FET-)Transistoren.

Schon werden erste Chips mit nur 7 nm kleinen Knoten per EUV-Belichtungsverfahren (extrem ultraviolettes Licht) hergestellt. Zum Vergleich: Ein menschliches Haar hat normalerweise einen Durchmesser von 60 bis 80 Mikrometern – ist also rund 10.000 mal breiter als ein Substratknoten! Damit nicht genug: Unternehmen wie Samsung und TSMC arbeiten bereits an 5-nm- und 3-nm-Prozessen.

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Interconnects: imec-Team sucht nach neuen Verbindungsmöglichkeiten

Doch die Strukturen immer weiter zu verkleinern, ist nur eine Seite der Medaille. Ein Problem rückt bei den schrumpfenden Strukturbreiten immer stärker in der Vordergrund: Die winzigen Transistoren und andere aktive Elemente müssen auf dem Substrat untereinander auch noch verbunden werden. Bisherige Verbindungstechniken, die Interconnetcs, stoßen dabei an ihre Grenzen.

Interconnects – die winzigen Verdrahtungen in den unteren Layern (Back-End of Line) der Chips – verteilen Takt- und andere Signale, versorgen verschiedene elektronische Systemkomponenten mit Strom und Masse und verbinden die Transistoren innerhalb des Frontend of Line der Chips. „Die Verbindungen sind in verschiedenen Metallschichten, lokalen (Mx), regionalen, halbglobalen und globalen Leitungen organisiert“, erklärt Zsolt Tokei, Program Director Nano-Interconnects beim Forschungsinstitut imec.

Bei heutigen Chips liegen diese Leitungen in bis zu 15 Schichten übereinander. Davon sind typischerweise 3 bis 6 so genannte Mx-Schichten. Jede dieser Schichten enthält unidirektional leitende Metallstreifen („Tracks“) und dielektrische Materialien. Vertikal sind diese Leiter durch schmale Kontaktstrukturen („Via“) miteinander verbunden, die mit Metall gefüllt sind. Seit seiner Einführung Mitte der 90er Jahre ist doppellagiges Kupfer in Kombination mit Low-K-Dielektrika das Arbeitspferd für Leitungen und Vias, sowohl in Logik- als auch in Speicherchip-Anwendungen.

Verbindung der integrierten Transistoren wird immer komplizierter

Halbleiterunternehmen arbeiten permanent daran, die Knoten der heute vorherrschenden CMOS-Prozesstechnologie zu verkleinern. Aktuell fertigen Samsung und TSMC mithilfe der EUV-Belichtung (Extreme Ultra-Violet) erste Chips mit Strukturbreiten von nur 7 Nanometern (nm). In fortgeschrittener Planung, teilweise schon in Testphasen, sind bereit 5-nm- und sogar 3-nm-Prozesse.

Mit den CMOS-Knoten schrumpfen jedoch auch die Back-End-of-Line-Strukturen. Dies hat zur Folge, dass sich auch die Abstände der metallisierten Verbindungen reduziert. „Aktuelle 10-nm-Technologieknoten verfügen zum Beispiel über M1-Schichten, bei denen die Metalle gerade einmal 36 nm voneinander entfernt liegen“, sagt Tokei. Nur so sei es überhaupt möglich, der Skalierung der Transistoren im Front-End-of-Line des Substrats zu folgen.

„Während sich die dimensionale Skalierung von FinFETs zunehmend verlangsamt, skalieren die Back-End-of-Line Dimensionen weiterhin mit einem Faktor von etwa 0,7x, um mit der erforderlichen Flächenskalierung Schritt zu halten“, erläutert Tokei. Gleichzeitig habe die Industrie begonnen, alternative Metallarten wie Kobalt (Co) einzusetzen und alternative dielektrische Materialien mit niedrigem DK-Wert, etwa Luftspalte, zu erforschen.

„Scaling Booster“ helfen mit dem Knotenschrumpfen Schritt zu halten

Das Schrumpfen der Knotenabmessungen unter 5 nm wirft immer mehr Probleme auf. Gründe dafür sind hauptsächlich elektrostatische Einschränkungen im Front-End-Bereich sowie Routing-Engpässe und eine dramatische Verzögerung durch parasitäre RC-Effekte im Back-End-Bereich. „Die RC-Verzögerung resultiert aus einer reduzierten Querschnittsfläche der Metallleitungen, die das Widerstands-Kapazitätsprodukt (RC) des Verbindungssystems erhöht“, sagt Tokei. Dies wiederum führt zu einer stark zunehmenden Signalverzögerung. Diese Probleme potenzieren sich mit jeder neuen Technologiegeneration.

Eine Möglichkeit, diese Herausforderungen zu bewältigen, ist die Einführung der „Design-Technology Cooptimization“. Diese DTCO ergänzt die klassische dimensionale Skalierung. Hier kommen Faktoren ins Spiel, die helfen, die Skalierbarkeit zu verbessern. Zu diesen „Scaling Boosters“ zählen selbstausrichtende Gate-Kontakte oder vergrabene (buried) Stromschienen.

Zahl der nötigen Tracks verringern

Mit ihrer Hilfe lässt sich die Zahl der Spuren (M2-Teilung, siehe Abbildung) reduzieren – und damit die Höhe einer Standard-Logikzelle verringern. Dies führt wiederum zu einer Reduzierung der benötigten Chipfläche. „Heutige Mainstream-Technologien verfügen über Standardzellen mit typischerweise 7 bis 12 Tracks. Scaling Booster können diese Zahl auf 6, 5 oder möglicherweise sogar auf 4,5 Tracks reduzieren“, führt Tokei aus. Man hätte nachweisen können, dass sich die Substratfläche um mehr als 30% besser ausnutzen lässt, wenn statt 6,5 nur 4,5 Tracks unter Verwendung von 5-nm Designregeln „gestapelt“ werden.

Ein ganz neuer Scaling Booster ist SuperVia: Diese sehr schmale Verbindungstechnik (high-aspect-ratio via) ermöglicht das direkte Durchkontaktieren einer Mx- zu einer Mx+2-Metallschicht. SuperVia sorgt automatisch dafür, dass die dazwischen liegende Mx+1-Schicht nicht kontaktiert wird. Die Verbindungen können ein Seitenverhältnis von 13 oder mehr erreichen. Herkömmliche Vias und SuperVias können im gleichen Design nebeneinander existieren.

Vorteile des SuperVia: Geringere Track-Höhe und verbesserte Leistungsverteilung

„SuperVia könnte ein wesentliches Werkzeug sein, um die Anzahl der Metallbahnen auf 4,5 zu skalieren“, erklärt Tokei. In einer Zelle mit 4,5 Tracks und Standard-Via-Zellendesign wird das interne Routing durch die große Dichte an Vias in jeder Metallschicht sehr anspruchsvoll. Durch das Umgehen von Metall-Zwischenschichten könne der Einsatz von SuperVias die Zahl der Leiterbahnen verringern und zu einer „Entstauung“ beitragen, erklärt der imec-Forscher. Dies wiederum können dazu beitragen, Designs zu erleichtern, da sekundäre Konstruktionsregeln – zum Beispiel für Metal-Tip-to-Tip-Strukturen – in den Metallschichten gelockert werden könnten.

Nach Ansicht der imec-Forscher lassen sich mit SuperVias auch im Substrat „vergrabene“ Stromschienenstrukturen („Power Rails“) realisieren sein – „ein weiterer Scaling Booster für zukünftige Technologieknoten“, ist Tokei überzeugt. Die Schienen versorgen die verschiedenen Komponenten des Chips mit Strom. In herkömmlichen Designs liegen die Metallleiter oberhalb der integrierten Transistoren (Schichten Mint und M1 in der Abbildung). Dort nehmen sie jedoch viel Platz ein, was den Zugang zu den Pins erschwert.

In einem SuperVia-Design könnten die Stromschienen im Front-End-of-Line des Chips vergraben werden. „Dadurch lassen sich Routing-Ressourcen für die Verbindungen freisetzen – und auch die Höhe der Standardzellen verringern“, sagt Tokei. Eine der Herausforderungen bestehe jedoch darin, die Stromschiene selbst mit Strom zu versorgen, da diese nun tief vergraben liegt. „Genau hier kann das SuperVia mit seinem hohen Breite-zu-Höhe-Verhältnis Abhilfe schaffen“, erklärt der imec-Spezialist.

Erster Proof-of-Concept: 40% geringerer Widerstand

Wenn man Standardzellen verkleinert, verkürzt dies die Länge der Verbindungen in jeder Metallschicht – ihr elektrischer Widerstand sinkt. Damit ändert sich jedoch auch das Verhältnis zum Widerstand der vertikalen Durchkontaktierungen – der Einfluss der Vias nimmt zu.

Erstmals konnte das imec nun die positiven Auswirkungen von SuperVia-Strukturen auf den Widerstand und die Kapazität der Verbindungsarchitektur in skalierten Standardzellen nachweisen. „Vergleicht man den Widerstand des SuperVia mit dem Widerstand eines regulären, gestapelten Vias mit äquivalenter Durchgangsfläche, so ist der Widerstand des SuperVia um 40% kleiner“, freut sich Tokei.

Dies könne damit zusammenhängen, dass im SuperVia-Design eine so genannte „Barrier/Liner“-Schnittstelle zwischen Durchkontaktierung und Metallschicht ausreicht, während im Stacked-Via-Szenario zwei Schnittstellen nötig seien. Auch der Kapazitätswert ist bei SuperVia kleiner, genauer gesagt um 10%. „Dies zeigt den positiven Einfluss von SuperVia auf das Problem der RC-Verzögerung“, sagt Tokei.

Prozessablauf und Herausforderungen bei der Fertigung

Das imec-Team hat in Zusammenarbeit mit seinen Partnern die ersten SuperVias mit hohem Höhe-zu-Breite-Verhältnis unter Verwendung eines selbstausrichtenden Integrationsschemas hergestellt, das aus verschiedenen Lithographie-, Ätz- und Metallisierungsschritten besteht. Der Prozess nutzt grundlegende Abläufe bisheriger Metallisierungsverfahren, mit denen die Metallschichten im Standard-CMOS-Fertigungsprozess hergestellt werden. „Dies senkt die Kosten, die durch das Einführen der SuperVia-Prozessschritte entstehen“, sagt Tokei.

Aktuell erfüllen die SuperVias noch nicht alle nötigen Technologiespezifikationen. Zu den Herausforderungen zählen beispielsweise die teilweise ungleichmäßige Struktur und Höhe der Vias – beides beeinflusst den elektrischen Widerstand. Für eine stabile Integration sind daher noch Verbesserungen in mehreren Schritten des Prozessablaufs erforderlich.

„Außerdem brauchen wir noch eine spezielle Messtechnik, um die verschiedenen Aspekte der SuperVia-Prozessentwicklung inline zu überwachen“, sagt Tokei. Dies werde Gegenstand zukünftiger Forschung und Entwicklung sein. Hinzu kommt: Heutige Standard-Design-Tools unterstützen SuperVia bislang nicht. „Auf lange Sicht wird SuperVia dazu beitragen, die Flächenskalierung für zukünftige Prozesstechnologien mit Knotengrößen von 3 nm und weniger fortführen zu können“, schließt der imec-Forscher.

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