CAD, Leiterplatten- und Baugruppentechnik, Teil 3 Padstacks – simple Einstellungen haben weitreichende Konsequenzen

Anbieter zum Thema

MES Electronic Connect GmbH & Co. KG

CTX Thermal Solutions GmbH

Korrekt dimensionierte Padstacks haben entscheidenden Einfluss auf gut oder schlecht ausgebildete Lötstellen im Fertigungsprozess. Je anspruchsvoller das Design, um so wichtiger ist der richtig ausgelegte Padstack, die grafische Darstellung von Bauteilanschlussflächen, Vias oder Montagebohrungen auf allen Ebenen im Leiterplatten-Design-Programm.

Was genau ist eigentlich ein Padstack? Die präzise Beschreibung eines Padstacks ist auf den zweiten Blick gar nicht so einfach, wie es zunächst den Anschein erweckt. Denn schon allein der Begriff Pad muss genaugenommen erläutert werden, da, wie so oft, keine einheitliche Definition existiert.

Wir sprechen von Pads, wenn wir Bauteilanschlüsse meinen, sowohl gebohrte als auch SMD-Anschlüsse. Wir sprechen aber auch von Pads, wenn wir die Anschlussflächen von Vias, also Durchkontaktierungen, meinen.

Bildergalerie

Damit haben Elemente mit unterschiedlicher Funktion im Design und in den Fertigungsdaten die gleiche Bezeichnung. Um die Verwirrung komplett zu machen ist “kein Pad“ eigentlich auch ein Pad, denn auch die Definition, dass innerhalb eines Padstacks auf einer Ebene keine grafische Darstellung vorhanden sein soll, muss unter anderen Aspekten, wie zum Beispiel Abstandsregeln, als ein dem Rechenalgorithmus zugängliches Objekt vorhanden sein.

Padstack repräsentiert physikalisches Erscheinungsbild der Bauteilanschlüsse

Tasten wir uns also zunächst langsam heran und beschränken wir uns auf eine offensichtliche und leicht nachvollziehbare Aussage: Ein Padstack ist die graphische Darstellung einer Bauteilanschlussfläche, eines Vias oder einer Montagebohrung auf allen Ebenen im Leiterplatten-Design-Programm

Das ist aber sozusagen nur die halbe Wahrheit. Gleichzeitig repräsentiert der Padstack das physikalische Erscheinungsbild dieser Bauteilanschlüsse, Vias und Bohrungen auf der Leiterplatte und beeinflusst somit deren Produzierbarkeit. Und in der virtuellen Welt der EDA-Software kann an den Padstack eine ganze Reihe von Eigenschaften geknüpft sein, die den möglichen Anschluss an dieses Element regeln und die damit natürlich Einfluss auf das elektrische und thermische Verhalten in der realen Welt der Leiterplatte und Baugruppe haben.

Ein Padstack besteht im Prinzip aus Polygonen

Nehmen wir uns also eine Lupe und betrachten den Delinquenten einmal näher. Prinzipiell besteht ein Padstack aus graphischen Formen, also Polygonen, die den jeweiligen Funktionsebenen im Layout zugewiesen werden. Dies muss glücklicherweise heute nicht mehr manuell vorgenommen werden, die Eingabemasken der Software-Programme weisen das gewählte Polygon in der definierten Größe automatisch den jeweiligen Funktionsebenen zu.

Üblicherweise ist das zunächst erst einmal für alle Ebenen oder auch Layer eines Leiterplatten-Designs die gleiche Form. Wirklich für alle Ebenen? Tatsächlich ist das auf den verschieden Ebenen erzeugte Polygon nicht grundsätzlich gleich, auch wenn wir es in der Eingabemaske für alle Ebenen gleich definiert haben.

Wird eine Lage als Powerplane ausgewiesen, so wird für die an diese Powerplane angeschlossenen Pads und Vias eine Darstellung des Anschlussbildes an die Kupferfläche erzeugt, die sogenannte Wärmefalle oder auch “Heat-Isolation“ oder “Thermal-Pad“.

Natürlich kann auch ganz bewusst auf einem oder mehreren Layern eine andere Form gewünscht sein. Denken wir beispielsweise an Designs für die Raumfahrt. Oft dürfen hier weder eine Lötstoppmaske oder ein anderer Druck aufgebracht werden. Dennoch würden wir gern beispielsweise den Pin 1 eines THT-ICs (IC-Baustein in konventioneller Durchstecktechnik) kennzeichnen, um einen Verdrehschutz zu gewährleisten. Natürlich können wir dem gesamten Padstack des Pin 1 eine andere Geometrie geben, beispielsweise ein Quadrat.

Nachgewiesenermaßen ist das Lötverhalten allerdings besser, wenn alle Pads eines ICs gleich sind. Hier bietet es sich an, für den Pin 1 nur auf der Bestückungsseite (auch Top Layer oder Primärseite genannt) eine andere Form zu definieren, auf der Lötseite aber bleiben die Pads rund. Eine Abweichung im Lötverhalten ist somit minimiert.

Günstigerer Fertigungsprozess durch besseres thermisches Verhalten

Ein anderes Beispiel sind “Solder Mask Defined Pads“ für oberflächenmontierte Bauteile (SMD-Bauteile). Hier wird die eigentlich aktive Lötfläche über die Lötstoppmaske definiert. Nun mögen Sie denken, dies ist eher ein Sonderfall, weil üblicherweise die aktive Lötfläche über das Kupferpad dimensioniert wird. Zuweilen ergibt sich aber eine bessere Prozessierbarkeit, beispielsweise ein besseres thermisches Verhalten, wenn die aktive Lötfläche über die Freihaltung in der Lötstoppmaske definiert wird.

Es ist in kritischen High-Speed-Designs eine häufige Forderung, Kondensatoren vollflächig an Masse anzuschließen. Spätestens für kleine Bauformen der Chip-Kondensatoren ergibt sich daraus die Notwendigkeit, zumindest das vollflächig angeschlossene Pad in der Größe über die Lötstoppmaske zu definieren, da sich mit der üblichen Parametrisierung der Lötstoppmaske („alle Lötstoppmaskenpads 100 µm größer“) real auf der Leiterplatte für das Bauteil sonst zwei unterschiedlich große Pads ergeben würden. Dies würde zu erheblichen Schwierigkeiten in der Baugruppenproduktion führen.

Im Falle des dargestellten Pads ergibt die parametrisierte Lötstoppmaskenfreistellung von 50 µm umlaufend (entspricht 100 µm im Durchmesser) eine um gut ein Drittel (34%) größere aktive Lötfläche, auch wenn dies optisch auf den ersten Blick gar nicht so dramatisch aussieht. Mit reinen Automatismen kommen wir hier also nicht weiter und es kann in Abhängigkeit vom Design notwendig werden, gezielt einzelne Padstacks auf einzelnen Lagen manuell anzupassen.

(ID:24137600)