Mit Boundary Scan und Hpe_JTAG unter das BGA und in den IC schauen

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dataTec AG

Precoplat Präzisions-Leiterplatten-Technik GmbH

IBR Leiterplatten GmbH & Co. KG

MSC Technologies GmbH

JTAG-Werkzeug effektiv einsetzen

Hpe®_JTAG erlaubt die interaktive Fehlersuche auf Leiterplatten mithilfe einer grafischen Benutzeroberfläche. Darüber hinaus lassen sich repetitive Aufgaben über ein mächtiges Scripting Interface automatisieren.

Bild 2 zeigt die grafische Darstellung einer JTAG-Kette, die zwei Bausteine enthält. Jeder Baustein ist durch eine Registerkarte dargestellt. Durch Klicken auf die Registerreiter kann zwischen den Bausteinen gewechselt werden.

Filterfunktionen erlauben dem Nutzer genau die IOs zu beobachten, die momentan von Interesse sind. Das können z.B. die Konfigurationsbits sein, wenn ein FPGA nicht geladen werden kann oder die Clock- und Reseteingänge, wenn das Design keinerlei Aktivität zeigt. Interessant ist in diesem Zusammenhang auch die Möglichkeit. Pin-Namen aus den BSDL-Files oder Pin-Files, die während der PLD-Synthese generiert wurden, zu laden.

HDL Pin-Namen importieren

Über das Laden der Pin-Files aus den BSDL-Files der Hersteller können relativ schnell die „Special Purpose IOs“, wie Konfigurations- oder Clock-Eingänge, gefunden werden. Die Mehrzahl der IOs sind jedoch User-IOs und meistens einfach durchnummeriert (z.B. „IOY0“ bis „IOYn“).

Ein Entwickler kann sich wahrscheinlich nicht merken, dass er dass Signal TX_CLK auf Pin W21 gelegt hat. Aber mit dem Signalnamen TX_CLK weiß er in der Regel, welche Funktion dieses Signal in seinem Design erfüllt. Aus diesem Grund unterstützt das Tool das Importieren herstellerspezifischer Pin-Files.

Der FPGA-Designer erstellt im Regelfall zunächst ein Dummy-Design. Dieses instantiiert überwiegend die IOs, die für das finale Design auch benutzt werden sollen. So kann das Pin-out überprüft und ein Schaltplan erstellt werden. Meistens ist also bei der Erstinbetriebnahme bereits ein herstellerspezifisches Pin-File vorhanden.

Hpe®_JTAG erkennt automatisch, um welchen Hersteller es sich handelt und erlaubt den Import von Pin-Files im jeweiligen Herstellerformat. Durch das Importieren der Pin-Files kennt das System den Zusammenhang zwischen dem physikalischen Pin und dem, in der Hardware-Beschreibungssprache in der Top-Level Entity, verwendeten Namen.

Signale können einzeln oder als Signalgruppen (Busse) zusammengefasst und z.B. als Hex-, Dual- oder Dezimalzahl übersichtlich dargestellt werden. Die übersichtliche Darstellung von Signalgruppen beantwortet folgende Fragen:

• Gibt es Aktivität auf Clock-Leitungen oder Adress- und Datenbussen?
• Deckt sich Beobachtung und Erwartung (z.B. zählt ein Zähler in die richtige Richtung)?
• Sind Reset-Leitungen aktiv und entsprechen Reset-Werte der Erwartung?

Neben der Fehlersuche im SAMPLE-Mode ist der EXTEST ein wirkungsvolles Werkzeug, um Verbindungen auf der Leiterplatte zu überprüfen. Am einfachsten zu überprüfen sind Punkt-zu-Punkt-Verbindungen, bei denen sich an beiden Enden Scan-fähige IO-Zellen befinden (Bild 3).

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