Keine Elektronik ohne Chemie — die Oberflächen von Leiterplatten

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Precoplat Präzisions-Leiterplatten-Technik GmbH

Darum sollten Oberflächen vor dem CAD-Layout festliegen

Es gibt seit Längerem ernstzunehmende Anzeichen dafür, dass die Oberfläche einer Leiterplatte schon vor der Erstellung des CAD-Layoutes festliegen muss. Ein erster Aspekt ist die allgemeine Tendenz zu High-Speed-Baugruppen. Es gibt erste Hinweise, dass bei sehr schnellen Signaltransfers mit hohen Datenraten >5 GBit/s die Signalqualität leidet, wenn auf dem Weg von der Leiterplatte zum Bauteilanschluss eine Nickelschicht durchlaufen werden muss (wie das bei chemischen Goldoberflächen der Fall ist).

Ein zweiter Aspekt ist die Legierung der Bauteilanschlusskappen insbesondere bei zweipoligen Komponenten. Beim Löten bildet sich aus Lot und Leiterplattenoberfläche eine Legierung, die den Bauteilanschluss benetzen muss. Die Legierung mancher Bauteilanschlusskappen spricht auf die üblichen Lote und Oberflächen nicht an. Es kommt in Folge zu unzuverlässigen und damit riskanten Lötverbindungen. Abhilfe kann eigentlich nur eine Datenbank ermöglichen, mit deren Unterstützung zum Zeitpunkt der Bauteilplatzierung am CAD-System das vorgesehene Lot und die vorgesehene Leiterplattenoberfläche auf Prozessierbarkeit hinsichtlich der Benetzung abgeglichen werden kann. Aber das ist wohl vorerst noch Utopie. Für eine Einschätzung der Oberflächen sollten deren wichtigste Eigenschaften bekannt sein.

Hot-Air-Leveling (HAL)

HAL erlebt in der bleifreien Ausführung mit SnAgCu-Loten eine Renaissance. Die Planarität der Oberfläche ist jedoch mittelmäßig, die Schichtdicke ist unregelmäßig, die Kantenabdeckung der Lötflächen ist nicht immer perfekt und die Lötflächen selbst weisen schon mal lokale Benetzungsfehler auf. Die Schichtdicke liegt sehr variabel zwischen 1 und 20 µm. Der Energieverbrauch des HAL-Prozesses ist hoch. Für die Leiterplatte ist die Temperaturbelastung durch den Fertigungsabschnitt HAL beachtlich und führt zu einer deutlichen Voralterung.

Chemisch Zinn

Die Chemisch-Zinn-Oberfläche ist plan. Die Zinndicke liegt bei 1 bis 1,2 µm (optimal). Als Mindestdicke für die Zinnschicht werden 0.3 µm für eine zuverlässige Lötverbindung gefordert. Mit der Zeit baut sich die Dicke der lötbaren Zinnschicht durch die Bildung einer intermetallischen SnCu-Phase ab. Bereits das Trocknen der Leiterplatte leistet einen massiven Wärmeeintrag, der diesen Vorgang beschleunigt. Bei einer Temperatur von 120 °C wird innerhalb einer Stunde die Dicke der Zinnschicht um zirka 50 nm reduziert. Jeder Reflowlötprozess halbiert die Dicke der verbleibenden Zinnschicht. (Quelle: Atotech/Investigation of the recommended Immersion Tin thickness for lead free soldering). Ausgehend von einer Zinndicke von 1,2 µm bedeutet dies eine verbleibende Zinndicke von 0,6 µm nach dem ersten Reflowlöten und 0,3 µm nach dem zweiten Reflowlöten.

Chemisch Gold

Chemisch Nickel/Gold (ENIG, Electroless Nickel-Gold) ist verbreitet und wird favorisiert, wenn das Löten und das Bonden als Verbindungstechnik auf einer Leiterplatte kombiniert werden sollen. Die Oberfläche ist plan, die Schichtdicke des Goldes liegt bei 0,04 bis 0,08 µm (Bild 3). Das Gold ist vornehmlich auf einer Nickelschicht von uneinheitlichen 4 bis 7 µm abgeschieden. Das Nickel hat die Funktion einer Diffusionssperre. Chemisch Gold ist die einzige Oberfläche, bei der das Löten auf dem Nickel stattfindet und nicht auf der Kupferoberfläche der Leiterplatte. Die Lagerfähigkeit ist gut, eine Verarbeitung ist auch nach zwei Jahren noch möglich. Wegen der nicht unkritischen Nickelschicht gibt es inzwischen auch chemische Goldoberflächen, die auf Palladium oder Silber aufbauen. Erste Ergebnisse sind sehr vielversprechend, es fehlt aber noch an flächendeckender Verfügbarkeit.

Chemisch Silber

Chemisch Silber wird in Europa noch wenig nachgefragt. Die Oberfläche ist plan. Die Schichtdicke liegt bei 0,1 bis 0,4 µm und ist mit einer dünnen organischen Schutzschicht abgedeckt. Mit Kupfer bildet Chemisch Silber keine intermetallische Phase. Das Beschichtungsverfahren ist in einem einfachen und preisgünstigen Prozess ohne hohe Temperaturbelastung durchführbar. Die Oberfläche ist gut lötbar. Die Lagerzeit von Leiterplatten mit einer Oberfläche aus Chemisch Silber wird auf ein Jahr taxiert. Chemisch Silber reagiert empfindlich auf ein chlorid- und/oder sulfidhaltiges Umfeld. Dazu gehören auch bereits Verpackungsmaterialien, die Chloride und/oder Sulfide enthalten.

Unvorhersehbare Wechselwirkungen

Ohne Chemie geht in der Leiterplattentechnologie nichts. Oberflächen müssen gereinigt, ölige Beläge, Oxide und Fette müssen entfernt werden. Leiterplatten werden mit einer Fülle unterschiedlicher chemischer Substanzen in Kontakt gebracht. Säuren, Laugen, Sulfate, Fluorverbindungen werden begleitet von geringer dosierten chemischen Zusatzstoffen, die helfen sollen, chemische Prozesse zu aktivieren, zu stabilisieren oder zu katalysieren. Welcher Prozess mit welchen Substraten abläuft, ist nicht immer hinreichend bekannt. Für alle Endoberflächen gibt es voneinander abweichende chemische Systeme, die eingesetzt werden können. Die Inhaltsstoffe sind im Detail das Knowhow des jeweiligen Chemielieferanten.

Die Wechselwirkungen zwischen der Chemie der Oberfläche und der Chemie des Lötstoplackes (und dann später auch der Chemie des Via-, Carbon-, Heatsinkpasten- und Abziehlackdruckes) sind nicht immer vorhersehbar. Die Rückstände diverser chemischer Substanzen auf den Leiterplatten können problematisch werden. Niederschläge auf den Lötflächen, Mikrovias, zu enge Lötstopmasken, hohe Kupferschichtdicken, Mikrokavernen im Basismaterial, winzige Hohlräume zwischen den diversen Siebdrucken und der Leiterplattenoberfläche tragen dazu bei, daß auf der Leiterplatte Rückstände nach dem Aufbringen des Lötstoplackes und der Endoberfläche sowie nach dem Fluxen und dem Löten der Baugruppe verbleiben. Mögliche Langzeitschäden für Baugruppe sind bisher weitestgehend unerforscht und im Erlebensfall auch nur äußerst schwer zu analysieren und einer Ursache zuzuordnen.

* * Arnold Wiemers ... ist Mitinhaber der LA-Leiterplattenakademie GmbH, Berlin

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CAD, Leiterplatten- und Baugruppentechnik, Folge 12