Transistortechnik Geringerer Stromverbrauch und höhere CMOS-Skalierung mit DDC-Technologie von SuVolta

„Deeply Depleted Channel“ ist das Schlagwort, das SuVolta als Entwickler skalierbarer Low-Power-CMOS-Technologien verwendet, wenn es um die stromsparende Transistortechnik des Unternehmens geht. Was steckt dahinter?

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SuVolta, Inc.

SuVoltas DDC-Technologie ist ein Bestandteil der eigenen Low-Power-CMOS-Plattform PowerShrink und soll die Verlustleistung um 50% senken, ohne dass sich dadurch die Arbeitsgeschwindigkeit verringert. In Verbindung mit Spannungsskalierungstechniken könne DDC die Leistungsaufnahme sogar um 80% oder noch mehr reduzieren, erklärte Jeff Lewis, Senior Vice President Marketing and Business Development bei SuVolta.

Mit der Technologie lassen sich der Stromverbrauch reduzieren, die Betriebsspannung verringern und Prozesse in den Sub-20-nm-Bereich herabskalieren, so Lewis. Dabei wird die Schwellenspannungsstreuung (VT) verringert, was eine weitere Herabskalierung von CMOS-Transistoren ermöglicht.

Das Charakteristische dieser Struktur sei, dass beim Anlegen einer Spannung an das Gate eine tiefe Ladungsträger-Verarmung im Kanal auftritt. Der DDC-Transistor besteht in einer typischen Implementierung aus mehreren Bereichen – einem undotierten oder sehr schwach dotierten Bereich, einem Schwellenspannungs-bestimmenden Offset-Bereich und einem Screening-Bereich. Die Details der Implementierung von SuVoltas DDC-Transistor können je nach Wafer-Produktionsprozess und spezifischen Anforderungen an das Chip-Design variieren.

Höhere Elektronenmobilität für besseren Stromfluss

Der undotierte oder sehr schwach dotierte Bereich entfernt die Dotierstoffe aus dem Kanal und ermöglicht dadurch eine tiefe Verarmung des Kanals. Dies verringert die RDF (Random Dopant Fluctuation, zufällige Dotierstoffstreuung), wodurch es möglich wird, die Versorgungsspannung (VDD) herabzuskalieren; außerdem erhöht sich die Elektronen Mobilität und damit der effektive Strom.

Der Offset-Bereich bestimmt die Höhe der Schwellenspannung, ohne die Elektronenmobilität herabzusetzen. Dieser Bereich verbessert außerdem das Sigma-VT im Vergleich zu herkömmlichen Transistoren. Der Screening-Bereich screent die Ladung und bestimmt die Tiefe der Verarmungszone. Er dient außerdem als Body für dynamische VT-Steuerung, falls dies gewünscht wird.

Der DDC-Transistor ermöglicht es, die Betriebsspannung und damit die Verlustleistung zu verringern. Aufgrund der geringeren VT-Streuung bieten Chips auf der Basis von SuVoltas DDC-Technologie folgende Vorteile:

• 30% geringere Betriebsspannung ohne Performance-Einbußen;

• wesentlich kleinere Leckströme;

• weniger Design-Guard-Banding;

• höhere Fertigungsausbeute.

Schwellenspannung gezielt variieren

Zudem erlauben es DDC-Transistoren, die Schwellenspannung gezielt zu variieren; das ist bei modernen, stromsparenden Produkten ein wichtiger Aspekt. Außer der kleineren VT-Streuung haben DDC-Transistoren noch andere Vorzüge, die zur weiteren Verringerung der Leistungsaufnahme bei höheren Arbeitsgeschwindigkeiten beitragen:

• höhere Kanalmobilität für höheren Treiberstrom;

• geringeres DIBL (Drain Induced Barrier Loading);

• größerer Body-Koeffizient für genauer kontrollierte VT

„Irgendwann kommt der Zeitpunkt, an dem eine weitere Verkleinerung des Chips nicht mehr sinnvoll ist, weil aufgrund der steigenden Lithografiekosten die Kosten pro Transistor nicht mehr weiter sinken und dadurch das Moore'sche Gesetz nicht mehr gilt“, so Lewis, „mit den 28- und 20-nm-Knoten nähern wir uns diesem Zeitpunkt; diese Knoten werden langlebig sein“.

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