Intel auf dem IEDM 2024 Fortschritte in Packaging, Transistortechnologie und Interconnects

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Wegen des exponentiell wachsenden Energiehungers durch KI-Anwendungen ist es nur logisch, dass Intel Foundry effizientere Technologien für die Halbleiterfertigung erforscht. Drei zentrale Neuerungen präsentierte das Unternehmen auf dem 2024er International Electronic Devices Meeting (IEDM).

Transistoren: Gate-All-Around und neue Materialien

In der Transistortechnologie stellte Intel neue Entwicklungen rund um Gate-All-Around-Transistoren (GAA) vor. Besonders hervorgehoben wurde die Skalierung von Silicon RibbonFETs auf eine Gate-Länge von nur 6 nm bei einer Kanaldicke von 1,7 nm. Diese Architektur zeichnet sich durch hervorragende Transporteigenschaften aus, die durch die verkleinerte Kanaldicke und die optimierte Source-Drain-Architektur erreicht werden. Dadurch wird eine effizientere Steuerung des Stromflusses und eine verbesserte Schaltleistung ermöglicht. Anwendungen, die eine hohe Packungsdichte und einen niedrigen Energieverbrauch erfordern, profitieren besonders davon.

Darüber hinaus wurde erstmals die Integration von zweidimensionalen Materialien wie Molybdän-Disulfid (MoS₂) in GAA-Transistoren vorgestellt. Diese Materialien bieten eine höhere elektrische Mobilität und ermöglichen es, die Kanaldicke auf atomare Dimensionen zu reduzieren, was eine präzisere Steuerung des Transistorverhaltens erlaubt. Erste Tests zeigen vielversprechende Ergebnisse, darunter eine Verbesserung des Stromflusses und eine Reduktion des Subthreshold-Slopes. Intel sieht in diesen Entwicklungen Potenzial, insbesondere bei Anwendungen mit hohen Leistungsanforderungen wie KI.

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Zusätzlich hebt Intel hervor, dass GAA-Architekturen und neue Materialien wie MoS₂ die Grundlage für zukünftige Transistoren bilden könnten, die bei extrem niedrigen Spannungen von unter 300 mV betrieben werden. Dies würde nicht nur den Energieverbrauch senken, sondern auch die Effizienz in Hochleistungsanwendungen steigern.

Fortschritte im Packaging: Selective Layer Transfer

Eine weitere zentrale Neuerung ist die "Selective Layer Transfer"-Technologie. Diese Methode ermöglicht die schnelle Montage von Chiplets mit einer Dicke von unter einem Mikrometer. Mithilfe eines anorganischen Infrarot-Laser-Debonding-Prozesses können Chiplets effizienter und mit höherem Durchsatz als bisher transferiert werden.

Selective Layer Transfer überwindet bestehende Einschränkungen der Chiplet-Montage: Während bisher mehrere Stunden oder Tage für die Montage benötigt wurden, verspricht diese Technologie eine Abwicklung innerhalb weniger Minuten. Zudem ermöglicht sie eine flexiblere Integration unterschiedlicher Halbleiterprozesse und Speichertypen, wodurch sowohl Kosten als auch die Funktionalität verbessert werden. Ein Beispiel ist die Kombination von KI-Beschleunigern mit hochleistungsfähigen Speichermodulen, um datenintensive Anwendungen effizienter zu gestalten.

Darüber hinaus unterstützt die Technologie die Entwicklung modularer Systeme. Chiplets unterschiedlicher Größen und Funktionen können effizient verbunden werden, um komplexe Computing-Systeme zu schaffen. Diese modulare Architektur adressiert spezifische Anforderungen wie die Reduzierung von Latenzzeiten oder die Steigerung der Bandbreite. Insbesondere durch die Integration von Konnektivitätslösungen können Netzwerklatenzen vermieden und Bandbreitenengpässe beseitigt werden.

Interconnects: Subtraktive Ruthenium-Technologie und Power Via

Intel präsentierte zudem neue Ansätze im Bereich der Interconnects. Die subtraktive Ruthenium-Technologie bietet eine Alternative zu Kupfer in engen Verbindungsebenen. Durch den Einsatz von Ruthenium und Luftspalten kann die Kapazität um bis zu 25 % reduziert werden, ohne die elektrische Leitfähigkeit zu beeinträchtigen.

Diese Innovation adressiert die steigenden Herausforderungen bei der Miniaturisierung von Halbleitern, insbesondere den wachsenden Widerstand und die sinkende Effizienz von Kupferverbindungen bei kleineren Strukturgrößen. Erste Implementierungen in Pilotprojekten zeigen, dass diese Technologie sowohl in Forschungslaboren als auch in industriellen Produktionsumgebungen erfolgreich eingesetzt werden kann. Intel betont zudem, dass diese Methode kosteneffizient ist und eine verbesserte Ausbeute bietet.

Zusätzlich stellt die Kombination von Power Via und Ruthenium-Interconnects einen weiteren Durchbruch dar. Diese Technologien schaffen die Voraussetzungen für höhere Energieeffizienz und eine verbesserte Leistung innerhalb von Chips. Besonders hervorzuheben ist das Hybrid-Bonding-Interconnect-Pitch-Scaling, das eine höhere Bandbreitendichte zwischen heterogenen Komponenten ermöglicht. Ein Beispiel dafür ist die nahtlose Kommunikation zwischen KI-Prozessoren und spezialisierten Speichermodulen, die datenintensive Workloads beschleunigen.

Zukunft der Halbleiter: Energieverbrauch ist der Flaschenhals

Mit den vorgestellten Technologien will Intel den steigenden Anforderungen moderner Anwendungen wie KI und High-Performance-Computing gerecht werden. Intel betont, dass Fortschritte in Packaging, Transistortechnologie und Interconnects nicht nur die Leistungsfähigkeit steigern, sondern in erster Linie Kosten und Energieeffizienz verbessern sollen. Beispielsweise können die subtraktive Ruthenium-Technologie und Power Via dazu beitragen, den Energieverbrauch moderner Rechenzentren erheblich zu senken und den ökologischen Fußabdruck der Halbleiterindustrie zu reduzieren. Konkrete Ziele sind also nicht nur die gesteigerte Packungsdichte, sondern vor allem eine verbesserte Energieeffizienz für datenintensive Workloads. (mc)

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