Schaltnetzteile desigen Bewährte Layout-Konzepte für Schaltnetzteile

Ein gutes Layout ist die entscheidende Vorraussetzung für eine optimale Leistungsfähigkeit einer Baugruppe. Anhand des Designs eines Schaltnetzteils werden in diesem Beitrag die wichtigsten Techniken beschrieben.

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Beta LAYOUT GmbH

Precoplat Präzisions-Leiterplatten-Technik GmbH

Shanghai Yongming Electronic Co., Ltd.

Schaltnetzteile setzen sich in der Regel aus Leistungsbausteinen zum Schalten hoher Spannungen und Ströme sowie Kleinsignal-Bauelementen für analoge Signale geringer Amplitude zusammen. Diese Komponenten sind auf relativ engem Raum konzentriert. Beim Ausarbeiten des Layouts für eine Netzteil-Platine kommt es darauf an, sämtliche Bauelemente so zu platzieren und miteinander zu verbinden, dass die leistungsstarken Ströme keine schädlichen Auswirkungen auf die schwachen Kleinsignale haben. Mangelhaftes Layout führt zu unerwünschten Spannungs- und Stromspitzen, die nicht nur den Gleichspannungen innerhalb des Netzteils überlagert werden, sondern als elektromagnetische Interferenzen (EMI) auch auf benachbarte Systeme einwirken können.

Erster Schritt – Platzierung der Leistungsbausteine

Nach dem Import des Schaltplans für ein Schaltnetzteil in eine Leiterplatten-Editierumgebung fällt die Entscheidung darüber, wie die vielen diskreten Bauelemente auf der Platine anzuordnen und miteinander zu verbinden sind, unter Umständen nicht leicht. Die Mehrzahl der Netzteile wird auf mehrlagigen Leiterplatten mit mindestens vier Kupferlagen implementiert, wobei der Großteil der Platinenfläche von den Leistungsbausteinen, also den Ein- und Ausgangs-Kondensatoren, den MOSFETs, den Stromabtast-Widerständen oder Übertragern, den Gleichrichtern und den Induktivitäten eingenommen wird. Da über diese Bauteile hohe Ströme fließen, sind sie mit breiten Leiterbahnen untereinander zu verbinden und sollten zuerst platziert werden.

Als erstes sollten die Schleifen mit hohen di/dt-Werten, also mit steil ansteigenden und abfallenden hohen Schaltströmen ermittelt werden, um sie so kompakt wie möglich zu machen. Nur so lässt sich die Streuinduktivität minimieren, die zu unerwünschten Spannungsspitzen führen würde.

Bild 1 macht deutlich, wie sich solche Schleifen herausfinden lassen. Die kleinen schwarzen Pfeile geben die Richtung des zirkulierenden Stroms bei eingeschaltetem MOSFET an, während die großen roten Pfeile die Stromschleife bei leitender Diode markieren. Sämtliche Stromwege, die entweder mit einem schwarzen oder einem roten Pfeil (nicht aber mit beiden) gekennzeichnet sind, weisen steile Stromanstiege bzw. Abfälle auf.

Elektromagnetische Störstrahlung minimieren

Source-Ströme und die entsprechenden Rückströme sollten möglichst unmittelbar über oder nebeneinander fließen, damit die von der Stromschleife umschlossene Fläche möglichst klein ist und entstehende elektromagnetische Felder auf ein Minimum reduziert werden. Die eingangsseitig zugeführte Leistung sollte von den Schaltfunktionen unmittelbar am Eingangs-Kondensator abgenommen werden. Ebenso ist es sinnvoll, die ausgangsseitige Leistung direkt am Ausgangs-Kondensator abzunehmen. Die einzelnen Schaltungsknoten sind entsprechend der Höhe und der Art des sie durchfließenden Stroms zu dimensionieren.

Knoten mit hohen di/dt-Werten, wie zum Beispiel der Schaltknoten (in vielen Topologien ist dies der Punkt, an dem MOSFET, Gleichrichter und Induktivität verbunden sind), sollten einerseits so klein wie möglich und andererseits ausreichend groß für die zu erwartende Stromstärke bemessen sein. Indem man die Größe dieser Knoten minimiert, wird auch die Störstrahlung erzeugende Fläche auf ein Minimum verringert. Niederohmige, nicht mit Störungen behaftete Knoten, wie etwa Masse oder Ausgang sind dagegen so groß wie möglich zu dimensionieren.

Per Formel zur Dicke der Kupferschicht

Leiterbahnen und Kupferflächen, über die die Ströme zwischen verschiedenen Leistungs-Bausteinen fließen, sind hinreichend breit zu wählen. Gleichung 1 gibt die minimale Leiterbahnbreite für einen bestimmten Strom an (gültig für Ströme von 1 bis 20 A):

T = 2/gCu x (–1,31 + 5,813xI + 1,548xI2 – 0,052xI3)

Darin steht T für die Leiterbahnbreite (Einheit: mil; 1 mil = 1/1000 inch = 0,0254 mm), I für die Stromstärke in Ampere und gCu für das Kupfergewicht in Unzen (1 oz = 28,35 g).

Bei Einhaltung dieser Formel ist sichergestellt, dass die Temperaturzunahme der Leiterbahnen unter Vollast nicht größer als 10 K ist. Für einen Strom von 1 A errechnet sich bei einer 1-oz-Kupferkaschierung eine Leiterbahnbreite von 12 mil, d.h. 0,3 mm, während es bei 5 A und ½ oz Kupfer 240 mil (6,1 mm) sind, bei 20 A und ½ oz Kupfer sogar schon 1275 mil (32,4 mm).

Wenn ausreichend Platz ist, besonders aber bei Schaltströmen, sollten die Breiten größer gewählt werden. Anzustreben ist eine Breite von 30 mil/A (0,76 mm/A) bei 28,35 g (1 oz) Kupferbeschichtung bzw. von 60 mil/A (1,52 mm/A) bei 14,18 g (½ oz) Kupfer. Pfade mit hohen Stromstärken sollten mit Kupferflächen verbunden werden. Geht es um Ströme über 10 A, sollten Flächen auf mehreren Lagen benutzt werden, die durch Vias verbunden sind.

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