Panel-Level Packaging Panel-Level Packaging: TSMCs neuer Ansatz für effizientere KI-Chipproduktion

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In der Fertigung von Halbleitern ist es Standard, runde Wafer zu nutzen, weil es bislang als zu herausfordernd galt, rechteckige Substrate zu verwenden. Um aber mit der Entwicklung der KI-Technologien Schritt zu halten, wird es immer wichtiger, die Zahl der Chips pro Wafer zu erhöhen. Berichten zufolge experimentieren TSMC und Partner mit der PLP-Technologie, also mit einem rechteckigen Substrat.

Die KI-Technologie entwickelt sich rasant und wird in allzu naher Zukunft wahrscheinlich nicht eingebremst. Erst kürzlich, im Rahmen der Computex 2024, ließen die KI-Konkurrenten Nvidia und AMD verlautbaren, dass sie jährlich neue Hardware mit mehr Rechenleistung auf den Markt bringen wollen. Das stellt Halbleiter-Hersteller wiederum vor die Herausforderung, so viele Chips-Sets wie möglich auf einem Wafer zu platzieren, um die Kosten zu kontrollieren.

Bislang kommen in der Fertigung runde Wafer zum Einsatz, weil die Arbeit mit rechteckigen Substraten als zu herausfordernd galt; vornehmlich in den Reihen des weltgrößten Auftragsfertigers TSMC. Die Herstellung und Handhabung von größeren und rechteckigen Panels erfordern eine hohe Präzision, insbesondere bei der Platzierung und Verbindung der Chips. Der Nachteil von runden Wafern ist allerdings, dass am Rand viel Ausschuss entsteht und die Form eines Tages kein effizientes Platzieren der Gehäuse mehr erlaubt. Denn KI-Chips werden immer größer.

Die Packaging-Technologie CoWoS (Chip-on-Wafer-on-Substrate), die von TSMC entworfen wurde, erlaubt es beispielsweise, geschätzt 29 H100- oder H200-Chipsets von Nvidia auf einem 12-Zoll-Siliziumwafer zu platzieren. Branchenkenner nehmen an, dass in der Produktion der neuen KI-Chip-Generation Blackwell nur noch 16 Chipsets eines B200 platziert werden können – und der Trend werde anhalten, dass KI-Chips größer werden, um dem Zuwachs in der Rechenleistung gerecht zu werden. Die Hersteller benötigen daher immer mehr Platz für Transistoren und Speicher.

Deswegen arbeite TSMC mit Material- und Ausrüstungslieferanten zusammen daran, ein rechteckiges, panelartiges Substrat zu verwenden, auf dem bis zu dreimal mehr Chipsets pro Wafer platziert werden können. Das haben die Autoren von Nikkei Asia von mehreren Quellen erfahren. Die Entwicklung befindet sich allerdings noch im Frühstadium, sodass es mehrere Jahre dauern könnte, bis die Idee zu einem Prozess gereift ist.

PLP: Das benötigt Zeit und viel Geld

Insbesondere TSMC hat sich in der Vergangenheit gegen die Idee von rechteckigen Substraten gewehrt. Diese Herausforderung muss nun allerdings wohl gemeistert werden, wenn TSMC mit dem KI-Boom und den damit verbundenen wirtschaftlichen Konsequenzen mithalten will. Denn vereinfacht gesagt: Je größer die KI-Chips werden, desto weniger kommen aus einem Wafer raus. Das wirkt sich direkt auf die Kosten der Produktion aus.

Die Aufgabe für TSMC und seine Zulieferer ist, jetzt viel Zeit und Mühe in die Entwicklung eines rechteckigen Substrats zu investieren sowie im Anschluss an die Entwicklung zahlreiche Produktionswerkzeuge und Materialien aufzurüsten oder zu ersetzen. Die eingangs erwähnten 12-Zoll-Silizium-Wafer mit einer Fläche von etwa 70.685 Quadratmillimetern sind die derzeit größten und kommen bei TSMC für die fortschrittlichen Chip-Stacking- und Montagetechniken für KI-Chips für Nvidia, AMD, Amazon und Google zum Einsatz.

Entwickler des Konzerns arbeiten den Berichten nach in ihren Tests derzeit mit rechteckigen Substraten mit den Maßen 510 × 515 Millimetern, was in der Theorie eine Fläche von 262.650 Quadratmillimetern ergibt. Die Form eines eckigen Wafer sollte zudem mehr Nutzfläche als die eines Runden bieten.

Auch bei Intel und Samsung wird nicht geschlafen

„Der Trend ist eindeutig. Die Größe des Gehäuses wird nur größer werden, da die Chiphersteller mehr Rechenleistung aus den Chips für KI-Rechenzentren herausquetschen“, sagt ein Brancheninsider gegenüber Nikkei Asia. „Aber wir befinden uns noch in einem frühen Stadium. Einer der Engpässe ist unter anderem die Beschichtung von Fotolacken in hochmodernen Chipgehäusen auf einer neuen Form von Substrat. Nur wenn Chiphersteller wie TSMC tief in die Tasche greifen, können sie die Hersteller von Anlagen dazu bringen, ihre Designs zu ändern.“ 

Auch große Halbleiter-Hersteller wie Samsung und Intel sowie spezialisierte Unternehmen im Bereich Chip-Packaging und Testen investieren in die Entwicklung und Implementierung von PLP-Technologien (PLP = Panel-Level Chip Packaging), um die bislang etablierte WLP-Technologie (WLP = Wafer-Level Packaging) vielleicht schon in den nächsten fünf bis zehn Jahren abzulösen. (sb)

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