Fine-Pitch-RDL- und D2W-Hybridbonding NanoIC gewährt Zugriff auf die ersten Process Design Kits

Die vom Imec koordinierte Pilotlinie NanoIC stellt die ersten Process Design Kits für hochdichte, energieeffiziente Chip-to-Chip-Konnektivität jenseits von 2nm bereit: eines für Fine-Pitch-Redistribution-Layers (RDL) und ein PDK für die Hybridverbindung von Chip und Wafer (die-to-wafer, D2W).

Da die Halbleiterindustrie immer komplexere und heterogenere Systemarchitekturen entwickelt, sind fortschrittliche Packaging-Lösungen zu einem wichtigen Faktor geworden, um diesen Fortschritt zu unterstützen. Anstatt einzelne Chips lediglich zu verkapseln, führen die heutigen Verpackungstechnologien mehrere Dies (Chiplets) zu eng integrierten Systemen zusammen, bei denen Leistung, Energieeffizienz und Bandbreite davon abhängen, wie effektiv diese Komponenten miteinander interagieren können. Durch die Möglichkeit, Chiplets in hoher Dichte miteinander zu verbinden, bildet das fortschrittliche Packaging die Grundlage für die nächste Generation von Hochleistungscomputern, KI-Beschleunigern und datenintensiven Anwendungen.

Um Universitäten, Start-ups, KMUs und Industrieunternehmen die Umsetzung dieser Konzepte in praktische Designs zu ermöglichen, veröffentlicht NanoIC heute die erste Version seiner Fine-Pitch-Redistribution-Layer (RDL) und Die-to-Wafer (D2W) Hybrid-Bonding-Prozess-Design-Kits (PDKs). Diese PDKs, die auf der Pilotlinie von NanoIC basieren, bieten Designern frühzeitigen Zugriff auf Designregeln und validierte Building Blocks, die für die Erforschung hochdichter Chip-zu-Chip-Integrationen erforderlich sind.

Fine-Pitch-RDL: hochdichtes Routing auf polymerbasierten Substraten

Das Fine-Pitch-Redistribution-Layer (RDL)-PDK bietet eine neue Möglichkeit, hochdichte Chip-zu-Chip-Verbindungen mit polymerbasierten Substraten zu realisieren. Bislang konnten diese Substrate keine extrem feinen Leitungen unterstützen, was ihre Verwendung in fortschrittlichen Packages einschränkte. Die im Rahmen des NanoIC-Projekts entwickelte Technologie von Imec überwindet diese Hürde, indem sie außergewöhnlich kleine Abstände zwischen den Verbindungen in einer polymerbasierten RDL ermöglicht und damit Funktionen bietet, die über das hinausgehen, was führende Fertigungsanlagen heute bereitstellen. Mit Leitungsbreiten und -abständen von bis zu 1,3 Mikrometern und Microbump-Abständen von nur 20 Mikrometern bietet das RDL PDK Designern Zugang zu Verbindungen, die die Kommunikationsgeschwindigkeit um bis zu 40 % verbessern und den Energieverbrauch pro Bit um bis zu 15 % senken können, und zwar auf einer UCIe-Advanced-Die-to-Die-Schnittstelle. Dadurch wird Fine-Pitch-RDL zu einer attraktiven Integrationsoption für eine Vielzahl neuer Anwendungen, von der Automobilindustrie über Hochleistungsrechner bis hin zu GPU-Architekturen der nächsten Generation.

D2W-Hybridbonding-PDK: extrem dichte 3D-Verbindungen zwischen Dies

Das D2W-Hybridbonding ergänzt eine zweite leistungsstarke Integrationstechnik, indem es extrem kompakte, direkte Verbindungen zwischen Chips unter Verwendung der dritten Dimension ermöglicht. Anstelle der herkömmlichen Kupferkontakte bildet das Hybridbonding direkte Oxid-Oxid-Verbindungen zwischen dem CMOS-Chip und der Gehäuseschnittstelle. Dadurch werden die mit Kupferkontakten verbundenen parasitären Effekte eliminiert und verlustarme, energieeffiziente Kommunikationswege ermöglicht.

Mit seiner Fähigkeit, extrem dichte Chip-zu-Chip-Verbindungen mit hoher Bandbreite herzustellen, eignet sich das D2W-Hybridbonding-PDK besonders für KI-Anwendungen, fortschrittliche Computing-Plattformen und leistungsstarke GPU-Architekturen.

Ein bedeutender Schritt in Richtung vollständiger Tape-Out-Fähigkeiten

Laut Imec handelt es sich hierbei um die weltweit ersten leicht zugänglichen PDKs für Verbindungen auf diesen Integrationsstufen und in diesen Dimensionen. Diese erste „Exploratory Version” enthält die wesentlichen Tools, die Designer benötigen, um mit der Bewertung der Technologie zu beginnen: systematische Layout-Erstellung, automatisiertes und benutzerdefiniertes Routing sowie Designregelprüfungen.

„Diese erste Version ist ein wegweisendes PDK“, so Nicolas Pantano, Leiter des Demonstrator-Architekten-Teams bei imec. „Sie bietet Forschern, Start-ups und Unternehmen die notwendigen Werkzeuge, um mit dem Entwerfen und Testen von Ideen zu beginnen und Feedback zu geben. Mit zunehmender Reife werden sich die PDKs von explorativen Design-Kits zu vollständigen, fertigungsreifen Tool-Sets mit Tape-Out-Fähigkeiten entwickeln, sodass Designer ein mit diesen PDKs erstelltes Layout physisch in der Pilotlinie fertigen lassen und ihre Konzepte nicht nur in der Simulation, sondern auch in Silizium validieren können.“

Mit der Einführung dieser beiden Interconnect-PDKs erweitert NanoIC sein Angebot auf insgesamt fünf öffentlich zugängliche Prozessdesign-Kits. Nach den bereits veröffentlichten PDKs N2, A14 und eDRAM markiert die Einführung der Fine-Pitch-RDL- und D2W-Hybridbonding-PDKs den nächsten Schritt auf dem Weg zu einem vollständigen Design-Toolkit für Technologien jenseits von 2 nm, das Logik-, Speicher- und nun auch Interconnect-Technologien umfasst.

Um die praktische Anwendung zu unterstützen, veranstaltet NanoIC am 27. Mai 2026 einen speziellen Workshop zu den RDL- und D2W-PDKs. Weitere Details hierzu sind auf der NanoIC-Website zu finden. (sg)

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