Mit dem JTAG/Boundary Scan elektronische Baugruppen entwickeln

Testverfahren zum Messen und Testen Mit dem JTAG/Boundary Scan elektronische Baugruppen entwickeln

10.03.2014Autor / Redakteur: Mario Berger * / Dipl.-Ing. (FH) Hendrik Härter

Entwickler von elektronischen Baugruppen sind nicht nur für den Schaltungsentwurf verantwortlich, sondern zusätzlich sollen sie notwendige Testroutinen schreiben.

Anbieter zum Thema

Bürklin GmbH & Co. KG

Heitec AG

Eurocircuits GmbH

GÖPEL electronic GmbH

Entwickleralltag: Der Entwickler einer elektronischen Baugruppe weiß am besten, welche Tests notwendig sind. Hilfe bekommt er vom JTAG/Boundary-Scan.
(Göpel electronic)

Der JTAG/Boundary-Scan dominiert immer mehr die Entwicklungsabteilungen großer wie kleiner Unternehmen. Was ist der Grund? Die Ursache dafür liegt zum Einen in dem enormen Potenzial, welches das mittlerweile etablierten Testverfahren bietet. Zum Anderen lässt sich die Ursache in den Problemen erkennen, welche die immer kompakter werdenden Baugruppen und Bauformen bei Testmethoden mit benötigten mechanischem Zugriff mit sich bringen.

Moderne BGA-Gehäuse wie auch High-Speed-Übertragungsstrecken verlangen nach neuen Lösungsansätzen. Und genau hier setzt der JTAG/Boundary-Scan an, in dem er eine exzellente wie auch effektive Einsatzmöglichkeit bietet. Doch was ist nun das Außergewöhnliche an diesem Testverfahren, und wie profitiert man als Entwickler davon? Worauf muss man beim Design einer Leiterplatte achten, damit man Boundary Scan nutzen kann? Mit diesen Fragen beschäftigen sich die nachfolgenden Ausführungen.

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Der JTAG/Boundary-Scan in der Entwicklung

Wieso das denn? Reicht es nicht schon, dass man als Entwickler seine Leiterplatte filigran und unter Beachtung einiger Restriktionen mit Testpunkten zupflastern muss? Soll man jetzt womöglich selbst noch die Tests schreiben? Wozu denn der Aufwand? Dazu muss man zuvor ein paar Dinge klären. Was wird für die Testgenerierung benötigt? Man muss zunächst einmal wissen, welche Bauteile welchen Typs sich auf der Leiterplatte befinden, und wie die einzelnen Pins der Bauteile untereinander verbunden sind. Den Bauteiltypen müssen dann noch entsprechende Modelle zugeordnet werden. So gibt es zu jedem Boundary-Scan-fähigen Bauteil ein Modell, welches die Boundary-Scan-Struktur des ICs beschreibt.

Ergänzendes zum Thema

Was bietet mir der JTAG/Boundary Scan?

JTAG/Boundary Scan ist nicht nur ein effektives Testverfahren, um digitale Bausteine zu prüfen. Es bietet insbesondere in der Entwicklung eine Reihe von Vorteilen, die dem Entwickler völlig neue Lösungsansätze und eine zuvor nicht erreichbare hohe Qualität ermöglichen. In diesem Zusammenhang sollten erwähnt werden:

die vollwertige Prüfung bereits ab dem ersten Prototyp in Serienqualität

In-System Programmierung und Testen über ein und die selbe Schnittstelle

optimale Schnittstelle zur Lohnfertigung

Dagegen scheinen die Anforderungen, die Boundary Scan an Equipment, Know-how und Design-for-Testability stellt, fast schon verschwindend gering zu sein. Mit zunehmendem Trend zu immer kompakteren Gehäuseformen, die kaum noch mechanischen Zugriff auf Pins ermöglichen, sowie den steigenden Integrationsdichten, die keine Testpunkte mehr zulassen, gehört dem Boundary Scan zweifelsohne die Zukunft.

Das ist das sogenannte BSDL- (Boundary-Scan-Description-Language-)Modell. Je nach Anbieter gibt es dann noch verschiedene Modelle, um die nicht Boundary-Scan-fähigen Bausteine, wie etwa RAM-Bausteine oder Treiber-ICs zu beschreiben. Das ist aber schon die einzige Voraussetzung, um Tests für eine Baugruppe generieren zu können.

Die Modelle liefert das Testsystem, und die benötigten CAD-Daten beschränken sich auf eine Netz- und Bauteilliste. Die können aus dem Schaltplan gewonnen werden, der üblicherweise in einem sehr frühen Entwicklungsstadium einer Baugruppe vorhanden ist. Der Vorteil: Man kann Probleme, die bei der Testgenerierung möglicherweise auftreten, leicht beheben oder auch ein für die Testtiefe ungünstiges Design extrem schnell und einfach abändern. Aber das ist längst nicht alles.

Die generierten Tests stehen bereits für den ersten Prototyp zur Verfügung. Der Prototyp kann ab sofort mit exakt derselben Qualität geprüft werden wie die 0-Serie und letztlich das Serienprodukt; gleiche Testtiefe, gleiche Pin-genaue Fehleraussage. Da man den für Boundary Scan notwendigen Testbus auf dem Prüfling bereits adaptierbar gestaltet hat, beispielsweise über einen Steckverbinder, kann man über diese Schnittstelle die FPGAs oder CPLDs laden oder den Bootloader in den Programmflash ablegen.

Die daraus resultierenden Einsparungen sind offensichtlich. Das hört sich gar nicht so schlecht an. Aber wieso soll nun ausgerechnet der Entwickler die Tests erstellen? Das ist doch die Aufgabe des Prüffelds inklusive aller damit verbundenen Probleme. Hier zeichnen sich hier drei wesentliche Punkte auf:

1. Keiner kennt die Baugruppe besser als der Entwickler. Denn dieser weiß, wie die Bauteilebezeichnungen lauten, wo die Brennpunkte liegen und ob ein hoher Testaufwand gerechtfertigt ist.

2. Bereits der erste Prototyp kann mit den gleichen Tests überprüft werden wie das Serienprodukt. Somit ergibt sich die gleich Testtiefe und es lässt sich eine Pin-genaue Fehleraussage treffen. Das wiederum führt zu einer effektiven Inbetriebnahme der Prototypen wie auch der 0-Serien unter Serienbedingungen.

3. Optimale Schnittstelle bei Lohnfertigung. Dazu wird das Testarchiv an den Lohnfertiger übergeben. Es besteht kein Abstimmungsbedarf für Testerstellung und Testumfang seitens des Lohnfertigers. Änderungen an den Tests sind schnell selbst realisiert. Der Testaufwand für den Lohnfertiger ist gering. Dieser muss lediglich das Testequipment bereitstellen, wodurch auch die Kosten minimal ausfallen.

Insgesamt also eine nicht zu verachtende Anzahl an Vorteilen, von denen zum größten Teil der Entwickler profitiert. Das wiegt demnach den doch überschaubaren Aufwand für die Testerstellung mehr als auf.

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