Leiterplatten-Designfehler lassen sich frühzeitig erkennen

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Klassische Gerber-Daten reichen nicht mehr aus

Wichtige und zeitgemäße Informationen für die Fertigung fehlen jedoch. Das Gerber-Format, das um 1980 von dem amerikanischen Unternehmen Gerber Scientific entwickelt wurde, enthält aus heutiger Sicht lediglich 15 Prozent der für die Fertigung notwendigen Informationen.

Die CAD-Daten umfassen dagegen 80 Prozent der relevanten Informationen und das relativ neue Austauschformat ODB++ nahezu 100 Prozent. Bei ODB++ (das Kürzel steht für „Open Database“) handelt es sich um ein erweitertes Format für den Datenaustausch zwischen Entwicklung und Fertigung mit Informationen über Bauteilabmessungen, Lötflächen, Lagenaufbau, Netzliste mit Prüfpunkten, Stücklisten, Fertigungsnutzen und Infos zum Stromlaufplan.

ODB++ wurde in den neunziger Jahren von der CAM-Firma Valor Computerized Systems entwickelt, die mittlerweile von Mentor Graphics gekauft wurde. Den erweiterten Informationsumfang der CAD-Daten beziehungsweise des ODB++-Datenformats nutzt man bei Ihlemann für eine softwaregestützte Design-Evaluierung.

Für eine zuverlässige Evaluierung muss geprüft werden, ob beim Design alle Regeln eingehalten wurden und das Leiterplatten-Layout damit fehlerfrei gefertigt werden kann. Wie zuverlässig und vollständig diese Evaluierung ist, hängt zu einem großen Teil vom Know-how und von den Erfahrungen des Fertigers ab.

Eingehalten werden müssen nationale und internationale Standards, die Vorgaben der Bauteilehersteller, spezifische Vorgaben der jeweiligen Fertigungsmaschinen und vieles mehr. Ihlemann-Vorstand Bernd Richter beziffert die rein manuelle Fehlererkennungsrate von erfahrenen Fertigungsspezialisten auf 20 bis 30 Prozent.

Für die Evaluierung wird die Bestückung simuliert

Die softwaregestützte Evaluierung ist dagegen um ein Vielfaches treffsicherer, so Richter: „Nachdem wir viele PCB-Entwürfe softwaregestützt evaluiert haben, finden wir durch unsere Regelkataloge inzwischen etwa 95 Prozent der typischen Designfehler. Die restlichen fünf Prozent betreffen sehr individuelle und kundenspezifische Entwicklungen“, fasst er den bislang erreichten Status zusammen.

Bei der Design-Evaluierung wird die Bestückung digital simuliert, wobei die Regelkataloge automatisiert angewandt werden. Mit Hilfe der Kataloge kann deshalb vor dem Beginn der Fertigung zuverlässig geprüft werden, ob die Bauteile auf die Leiterplatte passen, ob die Pad-Auswahl stimmt oder ob die Vorgaben der Bauteilhersteller eingehalten wurden. Die Ihlemann AG bietet diesen Prozess auch als Dienstleistung an.

Mit der digitalen Design-Evaluierung lassen sich bereits in der Entwicklungsphase eines neuen Boards nahezu alle layout- und designbedingten Fehler oder Probleme feststellen.

Damit werden zeitaufwendige Korrekturschleifen und zusätzliche Prototypenfertigungen eingespart und das neue Board kann fertigungssicher in die Serie überführt werden. Zusätzlich wird mit dem neuen Verfahren eine einheitliche Dokumentation durch den EMS-Dienstleister ermöglicht. Unterlagen wie Bestückungspläne lassen sich dadurch einfacher interpretieren.

Die Dokumentation wird leichter lesbar

Die Lesbarkeit der Bestückpläne ist nämlich manchmal durch die schlechte Druckqualität der Vorlagen nicht gegeben. Gerade bei großen Boards lassen sich bedingt durch die Auflösung die Bezeichnungen der kleinen Bauteile schlecht lesen. Bei zu dichter Bestückung ist zudem oft kein Platz für die Beschriftung der Bauteile. Polaritätsangaben sind oft sehr fraglich oder unterschiedlich gestaltet.

Als Voraussetzung für die Evaluierung übergibt der PCB-Designer die ODB++-Datei bzw. die CAD-Daten und die Stückliste an den Dienstleister. Als Leistungsumfang der digitalen Design-Evaluierung nennt die Ihlemann AG:

• Prüfung der Leiterplattendaten (Layoutprobleme etc.),

• Prüfung nach Design-Regeln, Check Bauteil-Anordnungen,

• Bauteilbezogene Evaluierung von Padgrößen,

• Zuordnung realistischer Bauteilmodelle aus der Bauteil-Bibliothek,

• Automatische Anpassung der Polarität bzw. der Orientierung von Bauteilen,

• Bestückungssimulation,

• Zuverlässige Aufbereitung aller Fertigungsdaten (SMD, AOI, Selektiv).

Wenn die Fertigungssimulation eines neuen Boards durchlaufen wurde, erstellt die Software eine detaillierte Fehlerliste, die häufig 200 und mehr Einträge umfasst. Nicht alle dieser Einträge sind fertigungsrelevant oder erfolgskritisch. So werden zu geringe Bauteilabstände am Leiterplattenrand moniert, die bei kleinen Leiterplatten durch den Nutzenaufbau wieder ausgeglichen werden können. Em Ende des Evaluierungsprozesses erhält der PCB-Designer einen ausführlichen fehlerspezifischen Report.

* * Martin Ortgies ist selbstständiger Fachjournalist und Kommunikationsberater für technische Themen. Er lebt in Königslutter bei Helmstedt.

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