PCB-Layout Leiterplatten-Designfehler lassen sich frühzeitig erkennen

Softwaregestützte Design-Evaluierung erlaubt es, bereits früh im Entwicklungsprozess Fehler zu ermitteln, die später in der Produktion nur mit großem Aufwand eliminiert werden können.

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Beta LAYOUT GmbH

Precoplat Präzisions-Leiterplatten-Technik GmbH

Eurocircuits GmbH

Eine häufige Herausforderung: Ein aus der Entwicklung kommendes Leiterplatten-Layout lässt sich nicht fehlerfrei oder nur mit erheblichem Zusatz-Aufwand fertigen. Unnötige Prototypenrunden oder das Verwenden von grenzwertigen Designs in der Serienfertigung machen das Projekt schnell teuer. Korrekturen sind aufwendig und kosten wertvolle Zeit. Der EMS-Dienstleister Ihlemann AG aus Braunschweig bietet mit der Methode der softwaregestützten Design-Evaluierung eine professionelle Lösung an.

Zum Hintergrund: Das Leiterplatten-Layout wird häufig noch im Gerber-Format an die Produktion übergeben. Verglichen mit den CAD-Daten sind hier vergleichsweise wenige Informationen verfügbar. So ist zum Beispiel im Gerber-Format nicht erkennbar, ob alle Designregeln für das Manufacturing (DfM) beziehungsweise Design for Assembly (DfA) eingehalten werden.

„Als EMS-Dienstleister haben wir mehr als 30 Jahre Erfahrung mit elektronischen Baugruppen. Trotzdem haben unsere Fertigungsspezialisten beispielsweise bei mehreren hundertpoligen Bauteilen keine Chance, alle möglichen Fehler zu finden. Dafür reichen Gerber-Daten heute nicht mehr aus“, beschreibt Bernd Richter, Vorstand bei der Ihlemann AG, die derzeitige Situation.

Bedarf für die Evaluierung des Leiterplatten-Designs steigt

Werden in der Entwicklung oder dem Design nicht alle Design- und Fertigungsregeln genau eingehalten, kommt es in der Produktion zu Problemen. Weil Prototypen meistens nicht unter Serienbedingungen gefertigt werden, treten viele dieser Fehler hier noch nicht auf oder können durch das Löten per Hand korrigiert werden. Nach der Nullserie sind Korrekturen dann aber nicht mehr möglich oder sie fallen sehr zeit- und kostenaufwendig aus, weil Designänderungen eine neue Prototypenfertigung und unter Umständen auch eine erneute EMV-Prüfung notwendig machen. In manchen Fällen müssen sogar kostspielige Prüfungen für internationale Zulassungen erneuert werden.

Eine Durchkontaktierung im SMD-Pad ist beispielsweise ein typisches Problem: Beim Löten fließt das warme Zinn dann durch das Loch ab und das Bauteil wird nicht IPC-gerecht verlötet. Auf der anderen Pad-Seite kann durch das Zinn ein weiterer Schaden verursacht werden. Das Problem: Bei komplexen Boards mit tausend oder mehr Teilen werden solche Fehler vor dem Fertigungsprozess oft nur zufällig entdeckt.

Die zu dichte Platzierung von zwei SMD-Anschlusspads ist ebenfalls ein häufiger Fehler. Die Folge lässt sich leicht ausmalen: Der Platz für den Lötstopplack reicht nicht aus und die zwei Pads vereinigen sich zu einer Fläche. Dann schwimmen die Bauteile in der Lötpaste auf und können nicht in der vorgesehenen Position fixiert werden.

Mit Hilfe moderner computergestützter Entwurfssysteme sind die Entwickler in der Lage, ein perfektes digitales Abbild eines Boards zu erstellen. Bei der Übertragung an die Elektronik-Fertigung werden diese digitalen Daten aber praktisch verworfen, denn das Standard-Austauschformat ist seit den achtziger und neunziger Jahren das Gerber-Format. Die Gerber-Daten werden im ASCII-Format abgelegt und bestehen im Wesentlichen aus einfachen Objektbeschreibungen, X- und Y-Koordinaten sowie Steuerfunktionen.

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