Leistungshalbleiter auf miniaturisierten Leiterplatten

Anbieter zum Thema

MES Electronic Connect GmbH & Co. KG

Precoplat Präzisions-Leiterplatten-Technik GmbH

Eurocircuits GmbH

FlowCAD EDA-Software Vertriebs GmbH

Problematische Vias in Kupferflächen

Einige Designer verwenden für Zuleitungen auch Kupferflächen. Beim manuellen Verlegen achtet der Layouter auf die minimale Breite der Kupferfläche. Jedoch kann es später durch dynamisches Freistellen von Vias oder bei der Ausgabe von Gerberdaten zu ungewollten und unentdeckten Verjüngungen der Kupferflächen kommen. Eine optische Kontrolle ist nur mit Kenntnis des funktionellen Designs möglich und eine schlechte Dokumentation eine häufige Fehlerquelle bei Redesigns, weil sich unbeabsichtigt Verjüngungen einschleichen und lokale Überhitzungen verursachen.

In Bild 2 ist die Stromdichte einer Kupferfläche zu sehen, in die eine Durchkontaktierung mit entsprechender Freistellung eingebracht wurde. Der Querschnitt der Kupferfläche hat sich hier auf etwa 25% reduziert und führt an der Engstelle zu einer unzulässigen Überhitzung. Dass man Vias später durch Kupferflächen führt, ist ein häufiger Anwendungsfall.

Mit der IR-Drop-Analyse lässt sich der Spannungsabfall und auch die Stromdichteverteilung im Kupfer analysieren. Überall an den Stellen, an denen die Stromdichte einen vorgegebenen Grenzwert übersteigt, muss die Verjüngung beseitigt werden. Diese Analyse lässt sich auch über den Constraint Manager automatisieren und alle Hochstromleitungen bzw. Flächen, Vias und Anschlusspins auf die maximale Stromdichte hin untersuchen.

Same Net DRC – Regelprüfung für Sense-Leitungen

Versorgungsleitungen mit hohen Strömen müssen meist über eine Messleitung (englisch sense) kontrolliert werden. Dabei ist es wichtig, dass das Routen des elektrischen Netzes in einer bestimmten vorgegebenen Reihenfolge erfolgt und dass vom letzten Punkt eine Messleitung zurück zum Schaltnetzteil eine gekoppelte Regelung steuert.

Im Allegro Constraint Manager kann man die Reihenfolge der Anschlusspunkte mit Net-Scheduling exakt vorgeben und es wird sofort auf Verstöße hingewiesen. Die Sense-Leitung hat meist eine unterschiedliche Leiterbahnbreite, weil hier kaum Strom fließt. Somit werden die Leiterbahnbreiten mit unterschiedlichen Leitungsbreiten definiert. Zusätzlich ist auch ein Mindestabstand der Sense-Leitung zum Hochstromsegment des gleichen Netzes gefordert.

Mit Same Net DRC kann der Mindestabstand definiert und als DRC kontrolliert werden, damit es nicht zu ungewollten Kurzschlüssen mit dem selben Netz kommt (was zwar elektrisch keinen Fehler darstellt, jedoch die Messung des Spannungsabfalls am letzten Verbraucher verfälscht und damit dem Schaltnetzteil falsche Werte einkoppelt).

Bei Strömen bis 125 A auf der Leiterplatte zusammen mit FPGAs und SMT-Bauteilen reichen meist die üblichen Leiterbreiten nicht mehr aus, sodass dann direkt unter der Top-Lage ein blanker Draht in der Leiterplatte integriert werden kann. Die Drahtschreibetechnik hat den Vorteil von planen Oberflächen, die eine spätere SMT-Bestückung zulassen.

(ID:32498630)