Leiterplatten-Design Holistischer Routing-Ansatz von Cadence halbiert die Entflechtungszeit komplexer PCB-Designs

Herkömmliche Autorouter mit sequentiellen Entflechtungsalgorithmen sind durch ein komplexes Board-Design überfordert. Integrierte Strukturen wie DDR2/3, FPGA oder CPU verlangen ein grundlegend anderes Konzept, um den Design-Regeln schnell entsprechen zu können. Global Routing Enviroment heißt eine neue interaktive Methode, die mit durchschnittlich 40% Zeitersparnis für die geforderte Effizienz sorgt. Wie sie funktioniert, zeigt der Beitrag.

Anbieter zum Thema

MES Electronic Connect GmbH & Co. KG

Precoplat Präzisions-Leiterplatten-Technik GmbH

Eurocircuits GmbH

FlowCAD EDA-Software Vertriebs GmbH

Ein ganzheitlicher (holistischer) Ansatz zur Leiterplatten-Entflechtung erfordert die Betrachtung aller Arbeitsbereiche, wobei nicht nur die übergeordneten Prozesse zu berücksichtigen sind, sondern auch welche Prozesse von mehreren Arbeitsbereichen und Anwendern genutzt werden. Der Anwender versucht daher die Daten so gut wie möglich zu definieren und führt eine Reihe von Plausibilitätsprüfungen (DRC-Zyklen oder andere Überprüfungen) durch. Die dadurch gewonnenen Informationen werden solange verfeinert, bis ein befriedigendes Ergebnis vorliegt.

Bei jedem Durchlauf muss der Anwender überlegen, was diese Daten im Einzelnen bedeuten und dabei immer die komplette Lösung im Auge behalten. Abhängig vom jeweiligen Status des Designs können Umfang und Art der zur Verfügung stehenden Daten sehr unterschiedlich sein. Bei der Platzierung der Bauteile werden anfänglich meist nur die geometrischen Daten und die Verbindungen benötigt.

Das logische Verbindungsmuster schaffen

Aus der Perspektive der EDA-Design-Software stellen geometrische Daten dar, was im endgültigen Design in Form von Metall/Kupfer realisiert wird, etwa Pins, Durchkontaktierungen, Kupferflächen oder Verbindungsleitungen. In diesem frühen Stadium können zudem auch Design-Regeln vorliegen. Die Aufgabe in dieser Phase besteht darin, herauszufinden wie alle Komponenten auf dem verfügbaren Platz untergebracht werden können, sodass sich ein logisches Verbindungsmuster ergibt.

Oft ist hier die Datenmenge ein Problem. Die Anschlussfähigkeit kann Tausende von Elementen erfordern, die das Ganze unübersichtlich machen (Bild 1). Eine Abstraktion der Daten ist somit zwingend. Dadurch kann ein Clustering-Effekt erzeugt werden, der nur die Verbindungen darstellt, die wirklich nötig sind ohne den Bildschirm mit redundanten Informationen zu Verbindungsdaten zu überladen.

Nach der Platzierung kann mit dem Routing des Designs begonnen werden. In dieser Phase sind die Design-Regeln bereits umfassend definiert und lassen sich nun auf die Verbindungen anwenden. Der Anwender hofft jetzt, dass seine Design-Absicht richtig ist. Aber erst wenn die Leiterplatte vollständig entflochten ist, zeigt sich, ob ausreichend Platz verfügbar war, um diese auch implementieren zu können.

Gruppierungen suchen und Bundles bilden

Bild 1 zeigt große Gruppen von Elementen (Ratlines), die mit den gleichen Punkten oder Bauteilen verbunden sind. Diese lassen sich gruppieren und durch eine einzige größere Einheit (ein Bundle) darstellen (Bild 2). Ein derartiges Bundle enthält Informationen zu Leitungsbreiten und Abständen aller enthaltenen Signale und kann auch die Informationen über die jeweilige Topologie umfassen, wie beispielsweise die Reihenfolge (Treiber links, T-Punkt in der Mitte, Last-Pins rechts).

Wird dieser Bundle-Ansatz nun auf das ursprüngliche Design übertragen, erhalten wir eine klare Darstellung der Design-Connectivity ohne den Bildschirm zu überfrachten und den Anwender zu überfordern. Damit der Anwender sich auf bereits bekannte Referenzpunkte beziehen kann, sollten für die in der grafischen Interconnect-Flow-Planungsarchitektur verwendeten Objekte ähnliche Namen, Konzepte und Attribute genutzt werden, wie sie der Anwender aus seiner Arbeit in der Cadence-Allegro-PCB-Umgebung bereits kennt.

Umsetzen der Bundles in andere Strukturen

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