System-on-Chip Hochvolt-CMOS-Entwicklungsumgebung sichert robustes Chip-Design

Robustes Hochvolt-Chip-Design ist stark abhängig von der Erfahrung der Entwickler. Hochwertige HV-CMOS-Process-Design-Kits können jedoch eine erhebliche Arbeitserleichterung für Designteams darstellen.

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Heitec AG

MES Electronic Connect GmbH & Co. KG

Treston Deutschland GmbH

Bislang wurden Smart-Power-SoCs fast ausschließlich in Bipolar-CMOS-DMOS-Technologien (BCD) entwickelt. Diese Produkte finden Anwendung in sehr unterschiedlichen Applikationen wie Powermanagement von Mobiltelefonen, Motortreiber, Druckkopftreiber, Bustransceiver-Bausteine im Automobilbereich und Leitungstreiber für Hochgeschwindigkeits-Internetanschlüsse oder Voice over IP (VoIP).

Der Trend hin zur Entwicklung von SoCs zur Verringerung von Bauteilgröße und Gesamtsystemkosten fördert den Einsatz von kostengünstigen CMOS-Prozessen. In einigen Anwendungen verdrängen Hochvolt-CMOS(HV-CMOS)-Prozesse BCD-Prozesse, die diesen Bereich bislang dominiert haben. Besonders 180-nm-Hochvolt-CMOS-Technologien, die hohe Integrationsdichten im Digital-Bereich bieten, haben sich als ideale Technologien für SoC-Bausteine erwiesen.

LCD-Display-Treiber, die Spannungen von bis zu 40V benötigen, waren die ersten hochvolumigen Anwendungen für HV-CMOS-Prozesse. In weiteren Applikationen wie Powermanagement, Bustransceiver-Bausteinen und Druckkopftreibern werden HV-CMOS-Technologien in Kürze zum Einsatz kommen.

Dieser Trend wird durch Fortschritte in der Prozess- und Devicearchitektur von HV-CMOS und in den Bereichen Schaltungsmodellierung, Process Design Kits (PDKs), ESD-Schutzstrukturen sowie Zuverlässigkeit der Devices vorangetrieben. HV-CMOS-Technologien bieten Entwicklern inzwischen eine mit typischen BCD-Technologien vergleichbare Funktionalität ohne zusätzliche Prozesskomplexität.

Die modulare Prozessarchitektur von HV-CMOS-Technologien erlaubt zudem eine einfachere Skalierbarkeit im Hinblick auf kleinere Geometrien sowie eine einfache Integration von eingebetteten Speicherelementen. Dafür müssen die Nachteile einer höheren Komplexität der HV-Transistor-Layouts sowie zusätzliche Anforderungen an die Entwicklungsumgebung (PDK) in HV in Kauf genommen werden.

Die HV-CMOS-Entwicklungsumgebung (PDK)

Aktuelle HV-CMOS Process Design Kits (PDKs) bieten eine Auswahl an Verifikationsroutinen für Schaltungsdesigns, um so die Entwicklung zuverlässiger und robuster Hochvoltschaltungen zu ermöglichen. Dieses Ziel kann auch ohne die zusätzliche Prozesskomplexität des in BCD-Prozessen verwendeten Buried-Layer erreicht werden.

Die Verwendung skalierbarer SPICE-Modelle und parametrisierbarer Zellen (Pcells), sowohl für Niedervolt-CMOS- als auch für Hochvolt-Elemente, gehört zum Standardumfang von erstklassigen HV-CMOS-PDKs. Es kommen Transistoren mit unterschiedlichen Arbeitsbereichen zum Einsatz. Jedes dieser Elemente muss mit Werkzeugen zur Überwachung der Safe Operating Area (SOA) versehen werden.

Insbesondere bei HV-CMOS-Prozessen können parasitäre Effekte wie injizierte Substratströme zu Fehlfunktionen der Schaltung führen. Daher müssen die verwendeten Transistoren in allen Phasen des Entwicklungsprozesses überwacht werden.

Einige Foundries und externe Serviceanbieter entwickeln PDKs, die eine komplette Konfiguration für HV-CMOS-Prozesse beinhalten. Derartige qualitativ hochwertige PDKs umfassen alle Komponenten, die für komplexe Mixed-Signal-Schaltungsdesigns benötigt werden, einschließlich der zusätzlichen Funktionalitäten zur Erfüllung der Hochvolt-Anforderungen. Einen repräsentativen Referenz-Design-Flow für HV-CMOS zeigt Bild 1.

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