Hochvolt-CMOS-Entwicklungsumgebung sichert robustes Chip-Design

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Physikalische Verifikation – DRC und LVS

In der Phase der Layoutverifikation werden zusätzliche Funktionalitäten für Design Rule Check (DRC) und Layout Versus Schematic (LVS) benötigt, um die verschiedenen Betriebsspannungen in System-on-Chip-Schaltungsdesigns zu berücksichtigen. Für eine effiziente HV-Schaltungsentwicklung müssen spannungsabhängige Entwurfsregeln eingehalten werden, also für verschiedene Betriebsspannungen unterschiedliche Design Rules.

So können beispielsweise floatende Niedervoltelemente bei 50V oder 120V verwendet werden, wobei für diese unterschiedlichen Spannungen verschiedene Schutzringe (Guardrings) benötigt werden. Die Guardringspannungen müssen so früh wie möglich während des Designprozesses überprüft werden, d.h. bereits bei der Simulation der Schaltung. Die entsprechenden Guardrings müssen dann mittels DRC und LVS überprüft werden.

Allgemein gilt, dass alle Teilbereiche des Entwicklungsprozesses (SOAC, DRC, LVS und PEX) eng zusammenwirken müssen, um ein robustes und effizientes Schaltungsdesign sicherzustellen.

ESD-Robustheit ein kritischer Aspekt der HV-Technologie

ESD(Electrostatic Discharge)-Robustheit ist ein kritischer Aspekt jeder Hochvolttechnologie. Im Gegensatz zu BCD-Prozessen, die typischerweise auf Buried-Layer als Teil der ESD-Strukturen zurückgreifen, sind HV-CMOS-Prozesse auf die verfügbaren Wannen sowie komplexere ESD-Strukturlayouts angewiesen. Die Entwicklung von HV-ESD-Strukturen wurde durch Fortschritte im Bereich von Technologiesimulation (Technology Computer Aided Design – TCAD) erleichtert.

Durch diese Maßnahmen kann für HV-CMOS-Prozesse eine gleichwertige ESD-Robustheit verglichen mit BCD-Prozessen erreicht werden, auch wenn in einigen Fällen Nachteile bezüglich der Größe der ESD-Schutzstrukturen in Kauf genommen werden müssen. In den meisten Fällen sind die größeren ESD-Strukturen für HV-CMOS als Einflussfaktor auf die gesamte Chipgröße in einem HV-SoC-Schaltungsdesign vernachlässigbar.

Unabhängig von der gewählten Technologie (HV-CMOS oder BCD) ist ein umfassender und sorgfältiger ESD-Designprozess von großer Bedeutung, um die ESD-Robustheit bereits zu Beginn der Designphase zu erreichen. Dies schließt ein produktbezogenes ESD-Schutzkonzept ein, das durch eine Bibliothek von produktionserprobten und qualifizierten ESD-Schutzstrukturen als Teil des PDK unterstützt wird.

Zusätzlich muss das PDK eine ESD-Topologieprüfung (ESD Schematic Check) anbieten, um zu verifizieren, dass das ESD Konzept schon zu Beginn des Designs eingehalten wird. Da robustes ESD-Design in gewissem Umfang weiterhin auf Erfahrung der Entwickler beruht, bieten einige Foundries spezielle ESD-Reviews an, um „First Time Right“-Designs zu ermöglichen.

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First Time Right für HV-CMOS

Durch Fortschritte in der Transistorarchitektur und bei der Funktionalität von PDKs kann HV-CMOS auch in Anwendungen eingesetzt werden, die bislang BCD vorbehalten waren. Robustes HV-Design bleibt weiterhin abhängig von der Erfahrung der Entwickler. Hochwertige Process-Design-Kits können jedoch eine erhebliche Arbeitserleichterung darstellen. Wenn Werkzeuge wie SOAC, LTacc, die Modellierung parasitärer Effekte und ESD-Verifikationsroutinen Bestandteil eines PDK sind, werden „First Time Right“-Designs auch in HV-CMOS möglich.

* *Heimo Gensinger ist Senior Engineer bei austriamicrosystems und für die Entwicklung der Hochvolt-Entwicklungsumgebung verantwortlich. Ehrenfried Seebacher ist im Bereich Prozessentwicklung bei austriamicrosystems tätig und Projektleiter für Technologie- und PDK-Entwicklungsprojekte. Martin Schrems ist bei austriamicrosystems Direktor für Prozess- und Technologie-Forschung und -Entwicklung einschließlich Analog und Hochvolt.

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