Hochvolt-CMOS-Entwicklungsumgebung sichert robustes Chip-Design

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Modellierung in der Hochvolt-CMOS-Technologie

Analog/HV-Schaltungsdesign erfordert hoch genaue Simulationsmodelle. Dies gilt besonders für HV-CMOS-Technologien. Das Verhalten von HV-MOS-Transistoren unterscheidet sich grundsätzlich von dem analoger Standard-Niedervolt-MOS-Transistoren. Höhere Durchbruchspannungen werden durch eine zusätzliche „Driftregion“ zwischen dem Anschluss der Gate- und der Drain-Elektrode realisiert.

Die SPICE-Modellierung erfolgt durch erweiterte Standard-MOS-Modelle – sogenannte Ersatz-Schaltungen – oder durch die Nutzung von neuesten analytischen Modellen, die vom Compact Modeling Council (CMC) standardisiert wurden. Das LDMOS-Transistoren-Modell sollte dabei bestimmte physikalische Effekte einschließen: skalierbare Quasi-Sättigungseffekte, die Verläufe der lateralen Kanaldotierung, Selbsterwärmungseffekte, Substratströme sowie parasitäre Kapazitäten und Dioden.

Mit Hilfe von Ersatz-Schaltungen können aus Standard-BSIM3v3- oder EKV-Niedervolt-Transistormodellen oder aus dem analytischen HiSIM_HV-Standard-Modell hochgenaue LDMOS-SPICE-Modelle generiert werden (Bild 2).

Hochgenaue LDMOS-Modelle werden entweder aus erweiterten Standard-BSIM- oder EKV-Niedervolt-Modellen unter Verwendung von Ersatz-Schaltungen oder mit Standard-HiSIM_HV-Modellen generiert.

Eine umfassende 1/f-Rausch- und Mismatch-Modellierung als Funktion von Geometrie, Schwellenspannung und Durchlasswiderstand für sämtliche Niedervolt- und Hochvolt-MOS-Elemente ist die Grundlage für robustes Schaltungsdesign in HV-CMOS-Prozessen. Designs im Automotive-Bereich benötigen dabei häufig eine erweiterte Verifikation des Schaltungsmodells für Temperaturen von bis zu 200°C.

Die genaue statistische Modellierung stellt einen wichtigen Bestandteil des Design for Yield (DFY) dar. Statistische SPICE-Modelle (Monte Carlo und Worst Case), die die Prozessvariabilität von Hochvolttransistoren beschreiben, werden von der mehrdimensionalen Verteilung der relevanten Parameter in der Produktionssteuerung abgeleitet.

Monte Carlo-Simulationsmodelle, die globale und lokale Variationen (Inter und Intra Die) beinhalten, sind ein weiterer zentraler Bestandteil eines HV-CMOS-PDK. Durch diese Methoden wird eine simulationsbasierte Yield-Optimierung in Kundenschaltungen und vom Auftragsfertiger bereitgestellten Hochvolt-IP-Blöcken ermöglicht.

Modelle zur Darstellung der parasitären bipolaren Elemente

Da in HV-CMOS-Prozessen kein Buried-Layer vorhanden ist, benötigen Entwickler hochgenaue und vollständige Modelle zur Darstellung von parasitären Substratströmen. Dies wird durch die Bereitstellung von HV-MOS-Transistormodellen erreicht, die alle parasitären Elemente in der lateralen und vertikalen Richtung beinhalten (Bild 3).

Eine typische Ersatzschaltung enthält SPICE-Gummel-Poon-Modelle zur Darstellung der parasitären bipolaren Elemente einschließlich einer nach der Geometrie skalierbaren Modellierung von parasitären Substratströmen. Das Schalten induktiver Lasten kann eine Aktivierung von parasitären Elementen zur Folge haben. Eine in Durchlassrichtung betriebene Diode führt stets zur Injektion eines Stroms in das Substrat.

Dieser Strom sammelt sich in sogenannten Substratstromsammelpunkten und kann zu einer Fehlfunktion oder Zerstörung des Bausteins führen. Parasitäre Modelle mit hoher Genauigkeit sind ein effizientes Werkzeug für Entwickler, um solche parasitären Ströme der einzelnen Elemente einer Schaltung zu erkennen und zu analysieren.

Anforderungen an die Transistorlebensdauer

Um die Erfüllung der Qualitätsstandards wie JEDEC garantieren zu können, ist es notwendig, eine Vielzahl an beschleunigten Lebensdauertests wie Elektromigration, Hot Carrier Injection (HCI) und Änderung der Thresholds (NBTI) durchzuführen. Die Ergebnisse dieser Qualifikationstests führen zur Festlegung einer bestimmten Safe Operating Area (SOA) für jedes Element. Der Schaltungsdesigner muss dann sicherstellen, dass sämtliche Niedervolt- und Hochvoltelemente über die gesamte Lebensdauer des Produkts hinweg innerhalb der SOA betrieben werden.

Für die Entwicklung robuster HV-CMOS-Designs ist daher eine automatisierte Safe-Operating-Area-Verifikationsroutine unverzichtbar. Die SOA-Verifikationsroutine sollte im Idealfall konfigurierbar sein, damit sie in allen Simulationen während der Designphase eingesetzt werden kann. Eine zuverlässige SOA-Verifikationsroutine muss nicht nur dynamische Einschränkungen wie Hot-Carrier-Effekte kontrollieren, sondern auch anderweitige Einschränkungen einschließlich Punch-Through und die Durchlassrichtung von Dioden überprüfen.

Weil in der Produktentwicklung inzwischen genauere Informationen zur Lebensdauer der Schaltungselemente erwartet werden, haben Foundries den sogenannten Life Time Acceleration Factor (Ltacc: Lebensdauerbeschleunigungsfaktor) eingeführt. Die Verschlechterung vordefinierter Parameter wie beispielsweise des Drainstroms im linearen und gesättigten Bereich hängt vom Arbeitspunkt ab.

Daher wird der erlaubte Arbeitsbereich des Elements in verschiedene Zonen aufgeteilt. Das Ausmaß der Degradierung jedes Parameters ist dabei vom Arbeitspunkt des Transistors abhängig. Im Rahmen einer SPICE-Simulation bewegt sich das Bauelement durch verschiedene Abschnitte mit verschieden Lebensdauern, was schließlich zu einer Abschätzung der Gesamtlebensdauer des Produkts führt.

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