Präzisions-Chipfertigung High-NA-EUVL ist da – und TSMC winkt erstmal ab?

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ASML hat das erste Gerät ausgeliefert, das einen weiteren Fortschritt in der Chipfertigung darstellen soll: High-NA-EUVL. Doch Analysten zufolge will etwa Chiphersteller TSMC erst auf die neue Technologie setzen, wenn damit 1-nm-Technologieknoten realisierbar sind.

Gemeinhin wird angenommen, dass eine geringere Technologieknotengröße in Nanometern in der Halbleiterfertigung mit einer höheren Anzahl platzierbarer Transistoren einhergeht. Dies ist aufgrund der fortschreitenden Miniaturisierung von Komponenten und der damit verbundenen Erhöhung der Packungsdichte möglich. Dieser Trend wird oft als Moore’s Law bezeichnet, das besagt, dass sich die Anzahl der Transistoren auf einem integrierten Schaltkreis alle zwei Jahre verdoppelt.

Aber: Die Angaben zur Technologieknotengröße in Nanometern (nm) sind nur ein allgemeiner Maßstab für die Größe der Strukturen auf einem integrierten Schaltkreis und nicht unbedingt standardisiert oder einheitlich zwischen verschiedenen Halbleiterherstellern. Die Technologieknotengröße bezieht sich im Allgemeinen auf den kleinsten Abstand zwischen den Transistoren auf einem Chip und dient als grobe Richtlinie für die Fertigungstechnologie.

Die tatsächlichen Abmessungen und Eigenschaften eines Chips hängen von vielen Faktoren ab, einschließlich der Fertigungstechnologie, des Herstellungsprozesses und der Designentscheidungen des Unternehmens.

So ist es beispielsweise Intel gelungen, die Transistordichte innerhalb von vier Jahren auf der 14-nm-Technologie zu verdoppeln. Ebenso erreichte Intel mit einer stetigen Verfeinerung und Optimierung des Herstellungsprozesses im 10-nm-Bereich, eigenen Angaben zufolge, mit 106 Millionen Transistoren eine größere Dichte als der TSMC-N10-Prozess mit 53 Millionen oder Samsungs vergleichbares Verfahren mit 52 Millionen. Entsprechend können die angegebenen Technologieknotengrößen zwischen verschiedenen Herstellern variieren und nicht unbedingt als direkter Vergleich zwischen verschiedenen Chips oder Herstellern herangezogen werden.

Die neueste Technologie: High-NA-EUVL

Davon aber abgesehen sind die Chiphersteller weltweit stets auf der Jagd nach der besten Technologie, die noch kleinere Technologieknoten ermöglicht und somit mehr Transistoren pro Chip erlaubt, was wiederum in einem Plus an Rechenleistung resultiert. Die Verantwortlichen von TSMC etwa wollen bis zum Jahr 2023 eine Billion Transistoren auf einen Chip packen.

3D-Stacking in der Halbleiterproduktion

TSMC plant Chips mit einer Billion Transistoren

Die neue Technologie, die das möglicherweise bewerkstelligen kann, nennt sich High-NA-EUVL und wird von den Partnern ASML und ZEISS SMT hergestellt. Das erste Gerät mit Namen TWINSCAN EXE:5000 wurde Anfang 2024 ausgeliefert. Die Chip-Serienfertigung damit soll 2025 anlaufen und dabei handelt es sich laut ASML vorerst um Logikchips mit einem 2-nm-Prozessknoten, Specherchips werden folgen. Die neue Maschine hat ihr Zuhause im Januar in Oregon bei Intel gefunden, denn vonseiten des US-Herstellers will man als Erstes die Serienfertigung mit High-NA-EUVL starten.

Forschung an 1,4-nm-Prozessknoten

Bei TSMC wird in naher Zukunft wahrscheinlich keine der neuen Maschinen geliefert, denn Berichten von Analysten zufolge, die etwa von Tom's Hardware aufgegriffen wurden, warte man bei Taiwan Semiconductor Manufacturing Company mit der Anschaffung der Maschinen, bis man mit der Produktion der 1-nm-Prozesstechnologie begänne. Und wollte man den Aussagen von TSMC im Rahmen der IEDM im Dezember 2023 Glauben schenken, wird bei TSMC derzeit noch an vielversprechenden Fortschritten der 1,4-nm-Nodes gearbeitet. Insider rechnen in den Jahren 2027 und 2028 mit dem Beginn der Serienfertigung.

Und sofern TSMC sich an aktuelle Zeitpläne hält, die alle zwei Jahre die Einführung eines neuen Prozessknotens umfassen, würden 1-nm-Nodes wohl erst in den Jahren 2029 und 2030 in Betracht gezogen werden. Bis dahin wäre die „alte“ und bewährte EUV-Technologie wohl noch der Standard.

Präziseste Maschine zur Chipfertigung

High-NA-EUVL: Riesige Technik für winzige Transistoren

Zu hohe Kosten für High-NA-EUVL?

Informationen, die von Tom's Hardware gesammelt wurden, sollen die neuen Maschinen nicht nur zwischen 300 und 400 Millionen US-Dollar kosten, sondern in vielen Fällen aufgrund ihrer Größe einen Umbau der Fabriken erfordern. Das würde sich nicht für alle Herstellungslinien lohnen.

Allerdings befänden sich die Bestellungen für die TWINSCAN-EXE:5000-Maschinen im Plan, sagte ASML-CFO Roger Dassen gegenüber Bits&Chips. Die Mitarbeitenden von SemiAnalysis hatten im Dezember 2023 analysiert, dass etwa der Durchsatzvorteil des Low-NA-Doppelbelichtungsverfahrens so groß sei, dass trotz der Notwendigkeit, die Wafer zweimal durch den Scanner zu führen, die Lithografiekosten niedriger sind als bei einem High-NA-Einzeldurchgang.

Dassen hingegen: „Die Vermeidung von doppelter oder sogar vierfacher Belichtung verringert die Prozesskomplexität drastisch. Meiner Meinung nach berücksichtigt der Bericht von SemiAnalysis nicht ausreichend den Wert der Reduzierung der Prozesskomplexität.“

Im Rahmen des Q4-Earnings-Calls hatte auch ASML CEO Peter Wennink etwas dazu zu sagen: „Für mich besteht kein Zweifel daran, dass High-NA aus wirtschaftlicher Sicht die richtige Wahl ist. Es war früher einmal eine Frage, aber ich denke, alles, was wir derzeit sehen, zeigt sehr deutlich, dass High-NA sowohl im Logik- als auch im Speicherbereich die kosteneffektivste Lösung ist.“

Wann TSMC sich schlussendlich für eine Serienfertigung mit High-NA-EUVL entscheidet, wird sich also zeigen, solange es keine offiziellen Aussagen gibt. Bei ASML scheint man auch so gut beschäftigt zu sein. (sb)

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