Die Flip-Chip-Montage von morgen Copper Pillar Bumps ersetzen herkömmliche Solder Bumps

Von Advanpack Solutions in Singapur, Spezialist für Wafer Level Bumping und mehrfacher Patentinhaber, stammt die Idee für Flip-Chip-Kontaktierung der Zukunft: zylinderförmige Anschlüsse aus Kupfer mit einer Kappe aus Lot – Copper Pillar Bumps – ersetzen die herkömmlichen Solder Ball Bumps. Das Ergebnis: verbesserte elektrische und thermische Eigenschaften der Anschlüsse, höhere Anschlussdichte durch die schlanken Kontaktierungen und RoHS-Konformität. Die Fertigung ist mit dem Standardprozess beim Wafer-Level-Bumping vergleichbar und auch aus Kostensicht interessant.

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HTC Beteiligungs GmbH Ernst-A. Weissbach

Eine innovative Chiptechnologie allein reicht nicht aus, um ein Produkt erfolgreich am Markt zu etablieren. Ebenso wichtig ist eine fortschrittliche Gehäuse- und Verarbeitungs-technologie, welche die Leistungsfähigkeit des IC nicht einschränken darf.

Die Flip-Chip-Technik hält mit der steigenden Anschlussdichte der ICs Schritt und ist in der Lage, die Performance der Halbleiter auf die Leiterplatte zu übertragen (siehe unten). Bei immer kleiner werdendem Abstand der Anschlüsse zueinander (Pitch) stößt die Flip-Chip-Technik mit Solder Ball Bumps zwangsläufig an ihre technischen Grenzen.

Der Grund ist die Kugelgeometrie der Bumps. Dieser Herausforderung hat sich der in Singapur ansässige Spezialist für das Wafer-Level-Bumping Advanpack Solutions Pte. Ltd. (APS) gestellt. Die Aufgabe lautet, ein IC-Package entwickeln, das den technologischen Herausforderungen der Zukunft hinsichtlich verbesserter elektrischer und thermischer Eigenschaften sowie hoher Zuverlässigkeit bei optimiertem Preis-Leistungs-Verhältnis gerecht wird. Die Lösung heißt Copper Pillar. Bei dieser patentierten Kontakttechnologie für die Flip-Chip-Montage von APS fungieren spezielle Kupferanschlüsse mit einem Lotdepot anstatt der üblichen Solder Ball Bumps als Verbindungselement zwischen Halbleiter und Substrat.

Überlegen in den elektrischen und thermischen Eigenschaften

Überlegen in den elektrischen und thermischen Eigenschaften

Der Copper Pillar Bump besteht aus zwei Elementen: dem ca. 60 bis 70 µm hohen Zylinder aus Kupfer sowie einer kleinen Kappe aus Lot. Hierbei kann eutektisches Zinn-Blei-Lot oder eine bleifreie Legierung mit hohem Zinnanteil zum Einsatz kommen. Während die Lotkappe lediglich die mechanische Verbindung zwischen IC und Verdrahtungsträger oder Leiterplatte herstellt, stellt der Kupfer-Pillar den elektrischen Kontakt her.

Zum Vergleich: Der konventionelle Solder Ball Bump fungiert gleichermaßen als mechanische und elektrische Verbindung. Gegenüber der Lotkugel bietet der Copper Pillar noch einen Vorteil: Der Pillar Bump ist trotz gleicher Höhe schmaler als der kugelförmige Solder Ball Bump. Damit ermöglicht die Copper-Pillar-Bump-Geometrie nicht nur ein feineres Anschlussraster, die schlanken Anschlüsse verbessern die elektrischen Eigenschaften des Anschlusses, während sich aufgrund des hohen Kupferanteils das thermische Verhalten verbessert (höhere Leitfähigkeit). Der Pillar Bump kann zudem unterschiedlich geformt werden, um die bei bestimmten Halbleitern auftretenden Probleme der steigenden Spannung und Wärmeentwicklung zu lösen.

Gleich bleibende Qualität im Fertigungsprozess

Gleich bleibende Qualität im Fertigungsprozess

Im konventionellen Solder-Bump-Prozess verformen sich die Lotkugeln beim Umschmelzen und beim Reflow-Löten auf das Substrat oder die Leiterplatte. Die Folge ist ein ungleicher Abstand wischen den Bumps, der sich schwer kontrollieren lässt. Bei der Chip-Montage fließt der Underfill zwischen IC und Substrat vorrangig in die größeren Lücken zwischen den Solder Balls und lässt kleinere aus. Die daraus resultierenden Hohlräume beeinträchtigen die Zuverlässigkeit des Bauteils.

Beim Copper Pillar Bump ist die Verformung der Anschlüsse aufgrund der wesentlich geringeren Lotmenge viel kleiner. Zudem behält der zylindrische Kupferteil seine Form im Umschmelz- und Reflow-Prozess bei. Die gleichmäßigen Abstände zwischen den Bumps bedeuten weniger Hohlräume nach dem Underfill-Prozess und eine höhere Verarbeitungsqualität und Bauteilzuverlässigkeit.

Die Copper-Pillar-Technologie eignet sich gleichermaßen als Flip Chip in Package in den bekannten Standardgehäusen CSP, QFN, SOT, TO-220 usw. und als Flip Chip on Board. Die neuartige Chip-Kontaktierung trägt dazu bei, die elektrischen und thermischen Eigenschaften des IC und somit die Zuverlässigkeit zu verbessern.

Die Pillar Bumps lassen sich flexibel auf dem Die platzieren. Vorteil: Das löst Designprobleme und eröffnet neue Möglichkeiten beim IC-Design. Eine Möglichkeit, ist die strategische Positionierung der Pillar Bumps an Hotspots, um die Verlustwärme vom Chip gezielt abzuleiten. Darüber hinaus lassen sich die neuen schmalen Kontakte enger positionieren und somit noch höhere Anschlussdichten realisieren.

Ein weiterer Vorteil ist die RoHS-Konformität der neuen Kontakte: Kupfer fällt nicht in das Stoffverbot der RoHS und für die Lotkappe ist bleifreies Lot ge-eignet. Im Test haben sich Copper Pillar Bumps mit Reinzinn bewährt.

Eine echte Alternative zum Draht-Bonden

Das QFN-Package mit Cu-Pillar-Bumps ist spezifiziert für MSL 1 (85%RH/85°C) bis 5000 Temperaturzyklen für Temperaturzyklus B (-55 bis 125°C) und 1000 h HTST (Hot Temperature Storage Test).

Auch der Chip-On-Board-Montage macht die Copper-Pillar-Technologie ernsthaft Konkurrenz. Im Vergleich zum Bonddraht verbessert sich beim Copper Pillar Bump die Wärmeableitung vom Chip zum Substrat und der kürzere Signalpfad hat geringere Signalverzerrungen zur Folge. Hinzu kommt die kleinere Leiterplattenfläche. Langfristig und insbesondere bei hohen Volumen rechne sich der Bump-Prozess im Vergleich zur Wire-Bond-Technik, glauben die Experten.

Patentiert von Advanpack Solutions in Singapur

Die 1997 gegründete Advanpack Solutions Pte. Ltd. (APS) ist ein Tochterunternehmen der Advanced Systems Automation Limited (ASA) Singapur mit 50 Mitarbeitern. Das auf Wafer-Level-Packaging spezialisierte Unternehmen verfügt über viele Patente und fertigt Prototypen und Kleinserien. Für die Großserienfertigung hat der Packaging-Experte Jointventures mit UNISEM Malaysia (UAT) und JCAP China gegründet. Advanpack Solutions wird Europa von Ernst-A. Weissbach von der Firma HTC-Consulting vertreten.

APS bietet folgende Wafer-Bumping-Verfahren an:

• Solder-Bump-Technologie (eutektisches Zinn-Blei-Lot, bleifreies Lot),
• Gold-Bump-Technologie (TOP, COG),
• Pillar-Bump-Technologie (eutektisches Zinn-Blei-Lot, bleifreies Lot).
• Die Pillar-Bump-Technik realisiert APS bereits für namhafte Unternehmen.
• Typische Anwendungen sind:
• Fine-Pitch-ICs in extrem kleinen Gehäuseformen für Speicher, Hörgeräte und RFID-Lösungen,
• Power MOSFETS, die einen niedrigeren Widerstand und zugleich eine gute thermische Leitfähigkeit voraussetzen sowie
• Vorverstärker und RF-Module, bei denen gute thermische Leitfähigkeit und hohe Arbeitsgeschwindigkeiten erforderlich sind.

Der Copper-Pillar-Prozess ist qualifiziert und APS stellt entsprechende Zuverlässigkeitsdaten zur Verfügung.

Flip Chip: Im CSP oder BGA von außen nicht erkennbar

Bei der Flip-Chip-Montage wird der Die mit der strukturierten Seite nach unten auf den Schaltungsträger montiert (engl. flipped). Kontakthöcker (Bumps) aus Lot, die im Reflow-Prozess aufschmelzen, stellen die mechanische und elektrische Verbindung zwischen Chip und Trägersubstrat her. Vorteil: Bumps sind kürzer als Bonddrähte und haben einen größeren Durchmesser, was geringere induktive und kapazitive Beiträge der Bump-Verbindungen zur Folge hat.

Die Flip-Chip-Montage bietet im Vergleich zur Bondverbindung aber nicht nur kürzere Anschlüsse, sondern sie ermöglicht auch eine direkte Platzierung des Chips in der zugehörigen elektrischen Umgebung, das bedeutet Einsparung an Leitungslänge und verringert die parasitäre Wirkung weiter. Die Bump-Verbindungen lassen sich zudem mit hoher Reproduzierbarkeit herstellen, was das Verhalten des elektrischen Übergangs mit guter Genauigkeit vorhersagbar macht.

Die Flip-Chip-Montage auf der Leiterplatte (Flip Chip on Board) ist das Gebiet von Spezialisten, welche die empfindlichen Dice unter Reinraumbedingungen verarbeiten können und den anspruchsvollen Underfill-Prozess und das Aushärten beherrschen. Für Massenanwendungen prädestiniert ist das Flip Chip in Package, wobei der Flip Chip in BGA- oder CSP-Gehäusen untergebracht ist. Damit steht ein vollgeprüftes SMD-Bauelement zur Verfügung, das sich mit Standard-Equipment und -Prozessen verarbeiten lässt, während der IC in seinen elektrischen Eigenschaften anähernd die Performance des Flip Chip erreicht

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