CMOS-kompatible 200-mm-Plattform in GaN

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Kollaborative Forschung, Entwicklung und Fertigung

Mit verarbeitungsfähigen 200-mm-Wafern als willkommene Zusatzqualifikation der überlegenen Materialeigenschaften von GaN wird es möglich, den Entwurf von Bausteinen zu starten, die hohe Durchbruchspannungen und geringere Durchlasswiderstände bieten – beides zu einem niedrigerem Preis.

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Um die dabei unumgängliche Lernkurve zu verkürzen und die notwendige Expertise optimal zu bündeln, hat IMEC ein kollaboratives Forschungsprogramm aufgelegt. Führende Hersteller im Bereich der Leistungselektronik wurden eingeladen, gemeinsame R&D-Programme auf IMECs 200-mm-Plattform der weltweiten Spitzenklasse durchzuführen. Derzeit umfasst diese Partnerschaft mehr als zehn Firmen, die diese Technologien und ihre Spezifikationen entwickeln. Darunter sind Bauelemente-Hersteller und Foundries, aber auch Substrathersteller und Equipment-Lieferanten.

Die dabei eingesetzte GaN-Entwicklungsplattform basiert auf einer voll automatisierten 200-mm-Pilotlinie. Sie erlaubt kurze Lernzyklen zur Weiterentwicklung der Technologie und zur Untersuchung einer breiten Vielfalt von Konzepten.

Dabei liegt der Fokus auf 600-V-Bausteinen. Sie gelten allgemein als führende Treiber der Technologieentwicklung von Leistungsbauelementen. Auf der zugehörigen Testplattform wurden unterschiedliche Bauelemente entwickelt und untersucht, die sich auf niedrigere oder höhere Spannungen abstimmen lassen. Etliche der am R&D-Programm beteiligten Firmen haben ein spezifisches Interesse an Bauelementen in niedrigeren Spannungsbereichen, einige andere bevorzugen Spannungswerte bis herauf zu 1000 V.

CMOS-kompatible Fertigung in hochproduktiven Fabs

Das Ziel des bei IMEC aufgelegten R&D-Programms ist die Entwicklung von Technologien, die vollständig kompatibel zur vorhandenen, hochproduktiven CMOS-Infrastruktur sind. Allerdings erfordern die typischen GaN-Prozesse geeignete Lift-off-Metallisierungsschritte unter Einsatz von Gold (Ni/Au oder Mo/Au), um die ohmschen Kontakte siówie die Gate-Kontakte zu definieren. Im Hinblick auf die Kompatibilität sollten an deren Stelle Metallisierungen ohne die Verwendung von Gold treten, was den Einsatz von Trockenätzung anstelle des Lift-off bedingt.

Die Herstellung von ohmschen Kontakten mit weniger als 1,0 Ωmm ohne Verwendung von Gold ist jedoch keine einfache Sache. Dazu wurde eine Technik erfolgreich demonstriert, die den AlGaN-Barrier-Recess in den ohmschen Bereichen einsetzt. Dies resultierte in einem Kontaktwiderstand im Bereich von 1,25 ± 0,15 Ωmm, mit einer ~5 nm starken AlGaN-Barriere. Derzeit laufen Untersuchungen, wie sich der Kontaktwiderstand weiter verringern lässt – was für Leistungsbauelemente von maßgeblicher Bedeutung ist.

Eine weitere Hürde für die CMOS-Kompatibilität ist die Gallium-Kontaminierung, denn Gallium ist ein p-Dotierungsmaterial für Silizium. In den ersten Testdurchläufen mit einem beschränkten Tool-Set wurde festgestellt, dass sich die Gallium-Kontaminierung ausgehend von den GaN-on-Si-Wafern in die Transportsysteme und Prozesskammern der Tools ausbreitet. In den meisten Fällen wurden dabei die Toleranzgrenzen der Kontaminierung überschritten.

Um diese Prozessverunreinigungen zu vermeiden, wurde eine Reinigungsprozedur entwickelt, die auf der Rückseite der GaN-on-Si-Wafer angewendet wird. Mit dieser Prozedur lässt sich der Kontaminierungspegel nahezu auf die Detektionsschwelle reduzieren.

Als Ergebnis dieser Maßnahmen und Techniken kann IMEC nun GaN-on-Si-Wafer zwischen anderen CMOS-Entwicklungs-Durchläufen verarbeiten. Dabei wird dasselbe Equipment eingesetzt, ohne dass Änderungen erforderlich sind.

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