Jenseits von EUV-Maschinerie ASML zielt auf Advanced Packaging, Chiplet-Stacking und Bonding

Anbieter zum Thema

ASML Netherlands B.V.

Data Modul AG

SAB Bröckskes GmbH & Co KG

Die Grenzen zwischen Frontend- und Backend-Fertigung verschwimmen: Neben EUV sollen bei ASML künftig Packaging, Bonding und größere Belichtungsfelder in den Mittelpunkt rücken, kündigte CTO Marco Pieters in einem Gespräch mit Reuters an. Damit richte man sich an die gesteigerten Ansprüche an Chips im KI-Zeitalter.

Mit der EUV-Lithografie besitzt ASML eine führende Technologie bei der Herstellung fortschrittlicher Chips in geringen Strukturgrößen. Doch im KI-Zeitalter reicht es nicht mehr, nur die feinsten Strukturen zu belichten. In einem Gespräch mt der Nachrichtenagentur Reuters gewährte ASML-CTO Marco Pieters einen Einblick darauf, welche Art von Werkzeugen für den Hersteller von fortschrittlichen Chipfertigungstechnologien in den nächsten zehn bis fünfzehn Jahren wichtig sein werden.

Vom Frontend ins Packaging

Im Zentrum steht dabei Advanced Packaging. Was lange als margenschwacher Backend-Prozess galt, entwickelt sich zum strategischen Hebel für Performance und Energieeffizienz moderner KI-Beschleuniger, meint Peters. Die steigende Komplexität von Chiplet-Designs verschiebt Präzisionsanforderungen zunehmend in Richtung Packaging und Bonding.

Bis vor wenigen Jahren dominierten monolithische Dies. Anbieter wie Nvidia und Advanced Micro Devices setzten auf große, flache Chips. Heute entstehen heterogene Systeme mit gestapelten Logik- und Speicherkomponenten, verbunden über feinste Through-Silicon-Vias und Interposer.

Foundries wie Taiwan Semiconductor Manufacturing Company treiben diese Entwicklung mit Technologien wie CoWoS voran. Auch Intel setzt mit Foveros auf 3D-Stacking. In beiden Fällen steigen die Anforderungen an Overlay-Genauigkeit, Alignment und Prozesskontrolle deutlich.

ASML prüfe daher, wie sich bestehende Kernkompetenzen aus der Frontend-Lithografie in Packaging-Anwendungen übertragen lassen. Die Grenze zwischen Frontend und Backend verwischt: Optik, Wafer-Handling und hochpräzise Stage-Systeme könnten auch bei Interconnect- und Bonding-Prozessen Wettbewerbsvorteile bringen. Ziel ist kein breit aufgestelltes Equipment-Portfolio, sondern gezielte Erweiterungen mit klarem technologischen Hebel.

Ein erster Schritt ist der Ende vergangenen Jahres erschienene Scanner XT:260, der speziell auf fortgeschrittene Speicher- und KI-Anwendungen zielt. Das System adressiert große Belichtungsfelder und präzises Through-Silicon-Alignment und erreicht laut Unternehmen ein Vielfaches des Durchsatzes bestehender Lösungen.

Stacking bei geringsten Strukturgrößen

Die Metapher vom Wolkenkratzer beschreibt die aktuelle Entwicklung treffend. KI-Prozessoren wachsen nicht nur in der Fläche, sondern in die Höhe. Mehrere spezialisierte Dies werden vertikal und horizontal kombiniert, um Bandbreite und Rechenleistung zu steigern.

Speicherhersteller wie SK Hynix entwickeln passende HBM-Generationen, die eng mit Logikchips verzahnt sind. Dadurch verschiebt sich ein Teil der Wertschöpfung vom klassischen Frontend in hybride Prozessketten, bei denen Packaging und Lithografie enger zusammenrücken.

„Genauigkeit erhält zunehmende Bedeutung“, betont Pieters. Mit sinkenden Toleranzen im Submikrometerbereich wird klar: Advanced Packaging ist kein reines Backend-Thema mehr, sondern berührt zunehmend Frontend-Standards.

Größere Belichtungsfelder und High-NA

Parallel untersucht ASML, ob sich die maximale Feldgröße über das bisherige „Briefmarkenformat“ hinaus erweitern lässt. Größere Dies könnten bestimmte KI-Workloads effizienter abbilden, stoßen jedoch an physikalische und ökonomische Grenzen der Belichtung.

Gleichzeitig läuft die nächste EUV-Generation an. High-NA-Systeme, die 2024 zunächst an Intel gingen, sollen die Strukturauflösung weiter erhöhen. Eine dritte Generation befindet sich bereits in der Forschungsphase. EUV bleibt also Kern des Geschäfts, wird aber durch neue Ansätze ergänzt.

Hinzu kommt der verstärkte Einsatz von KI in den eigenen Systemen. Schnellere Maschinen erfordern komplexere Regelalgorithmen und Inline-Inspektion. Hier kann softwareseitige Optimierung Durchsatz und Yield weiter verbessern.

Für Pieters ist klar: Wer KI-Chips der kommenden Generation fertigen will, muss Lithografie, Packaging und Systemintegration als zusammenhängendes Ökosystem denken. An dieser Schnittstelle möchte sich ASML in den kommenden Jahren eindeutig positionieren. (sg)

(ID:50771719)