Shift-Left-Ansatz für EMIR verspricht bessere Ergebnisse Zuverlässige Stromverteilung im Chip mit vorausschauender Layoutoptimierung

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Bei den heutigen IC-Designs ist ein effektives Power-Management durch Layoutoptimierung entscheidend für das Erreichen der PPA-Ziele. Der Artikel beschreibt, wie die Calibre DesignEnhancer-Plattform verwendet wird, um die EMIR-Komponenten des Power-Managements zu adressieren.

Im Zuge der immer weiteren Skalierung des Designs integrierter Schaltkreise (ICs) wird die Notwendigkeit eines effizienten Leistungsmanagements, einer Leistungsoptimierung und einer zuverlässigen Modifikation am physikalischen Layout immer wichtiger. Die Erfüllung der Ziele in Bezug auf Leistung, Performance und Flächenbedarf (PPA) ist deshalb zur Gewährleistung einer effektiven Funktion des IC-Designs an fortgeschrittenen Prozesspunkten unerlässlich. Eine der größten Herausforderungen für Design- und Verifizierungsingenieure besteht darin, Probleme wie IR-Spannungsabfall und Elektromigration (zusammenfassend als EMIR bezeichnet) in den Anfangsphasen des Designprozesses zu lösen, ohne die Einhaltung der PPA-Ziele zu gefährden.

Ein Shift-Left-Ansatz zur Optimierung des Stromnetzes kann hierbei entscheidende Vorteile bringen. Durch die Implementierung von Layoutänderungen in der Designphase können die Entwickler Probleme des Strommanagements proaktiv lösen sowie die Zuverlässigkeit und die allgemeinen PPA-Kennzahlen verbessern. Diese Strategie kommt nicht nur den Ingenieurteams zugute, sondern bietet auch erhebliche geschäftliche Vorteile, indem sie Nacharbeiten reduziert, Kosten senkt und Designteams dabei hilft, die Markteinführungszeit zu verkürzen.

Notwendigkeit von Layoutänderungen in der Designphase

Die kontinuierliche Beibehaltung eines optimalen Stromverteilungsnetzes ist bei jedem IC-Design eine Grundforderung. Probleme wie IR-Spannungsabfall und Elektromigration (EM) können sich erheblich auf die Zuverlässigkeit und Leistung eines ICs auswirken (Bild 1). Herkömmliche Ansätze zur Lösung dieser Probleme sind in der Regel reaktiv, wobei Änderungen und Anpassungen während der Phasen der Abnahmeprüfung erfolgen. Leider können diese reaktiven Verfahrensweisen zu längeren Designzyklen, Zeitplanverzögerungen und erhöhten Kosten führen.

Mit einem Shift-Left-Ansatz – einer frühzeitigeren Durchführung der Stromnetzoptimierung in der Phase der Designimplementierung statt erst in der Abnahmephase – können Designteams Probleme wie IR-Spannungsabfall und Elektromigration bereits in den Anfangsphasen des Prozesses erkennen und mindern. Die erwähnte Shift-Left-Methodik unterstützt die Integration von Correct-by-Construction-Layoutverbesserungen und führt dadurch zu einem reibungslosen Designablauf sowie zu besseren Ergebnissen.

Wichtige Methoden zur Layoutänderung

Moderne Tools zur Layoutänderung wie Calibre DesignEnhancer bieten automatisierte Lösungen für spezifische Herausforderungen beim Stromnetzmanagement und beim physischen Layout. Diese Funktionen sind darauf zugeschnitten, Probleme wie IR-Spannungsabfall und EM zu lösen, ohne Leistung und Flächenbedarf zu beeinträchtigen. Sie sind so konzipiert, dass sie nahtlos innerhalb von Place-and-Route- (P&R) und kundenspezifischen/analogen Designabläufen funktionieren (Bild 2).

Calibre DesignEnhancer nutzt die von Chip-Herstellern bevorzugten Calibre Design Rule Decks und Calibre-Konnektivitätsdaten, um sicherzustellen, dass alle Layoutänderungen Calibre-clean sind und die Einschränkungen des Design Rule Checks (DRC) erfüllen. Nachfolgend ein Überblick über die wichtigsten Nutzungsmodelle und wie jedes davon zur Erreichung der PPA-Ziele beiträgt.

Einfügen von Durchkontaktierungen zur Reduzierung des IR-Spannungsabfalls

So funktioniert es: Die Funktion zum Einfügen von Durchkontaktierungen (Vias), die von benutzerdefinierten kritischen Netzen innerhalb des Designs bestimmt wird, maximiert automatisch die Vias im betreffenden Netz, um den IR-Spannungsabfall zu reduzieren. Das volle Verständnis der DRC-Regeln in Calibre ermöglicht hervorragende Ergebnisse, ohne dass kostspielige Respins durchgeführt werden müssen.

Hauptprozesse: Diese Funktion nutzt ein „Via-Kit“, das alle komplexen durchkontaktierungsbezogenen Regeln enthält, die erforderlich sind, um eine korrekte Platzierung und Compliance bezüglich der DRC-Beschränkungen zu gewährleisten. Das Via-Kit bietet Zugriff auf mehrschichtige Gehäuse- und Erweiterungsregeln, Netztypabstände, Via-Zählungsprüfungen, Farbregeln und weitere kritische Parameter, um sicherzustellen, dass alle eingefügten Vias die Herstellungsanforderungen erfüllen.

Vorteile: Durch die Automatisierung des Via-Einfügungsprozesses können Designteams eine höhere Fertigungsrobustheit und einen reduzierten IR-Spannungsabfall erzielen, ohne auf manuelle Platzierungen zurückgreifen zu müssen. Ebenso stellt die automatisierte Priorisierung von Hochstromnetzen sicher, dass Vias nur dort eingefügt werden, wo sie den größten Nutzen bieten. Dadurch werden sowohl die Laufzeit als auch der Ressourcenverbrauch optimiert (Bild 3). Calibre DesignEnhancer konnte in realen Anwendungsfällen nachweisen, dass das Hinzufügen von Vias zu kritischen Netzen mithilfe des DE-Via-Nutzungsmodells die Verletzungen von IR-Spannungsabfallregeln um bis zu 68 Prozent reduziert.

Parallele Leiterbahnen für erhöhte Elektromigrationsbeständigkeit

So funktioniert es: Zur gleichzeitigen Lösung von IR-Spannungsabfall- und Elektromigrationsproblemen identifiziert das Tool offene Leiterbahnen im Layout, in die zusätzliches Metall und Vias zur Erzeugung paralleler Leiterbahnen eingefügt werden können. Diese parallelen Strukturen reduzieren den Widerstand in Stromnetzleitungen und helfen, den Strom effektiver zu verteilen.

Hauptprozesse: Für Designingenieure ist die EMIR-Analyse günstig, damit sie Bereiche des Designs identifizieren können, die verbessert werden müssen. Mit detaillierten Kenntnissen über die DRCs fügt DesignEnhancer Pge dann parallele Metall- und Durchkontaktierungen in Calibre ein, um den Widerstand zu reduzieren. Dieser gezielte Ansatz ermöglicht es den Designteams, Verbesserungen auf Bereiche zu konzentrieren, die für EMIR-Probleme am anfälligsten sind, anstatt allgemeine Änderungen im gesamten Design vorzunehmen.

Vorteile: Durch das Einfügen von parallelen Leiterbahnen an Stellen, an denen sie am meisten benötigt werden, können Designingenieure die EMIR-Auswirkungen mit nur minimalen Auswirkungen auf das Zeitverhalten reduzieren. Der Prozess ist effizient genug, um auf Block- oder sogar Chipebene ausgeführt zu werden. Das eignet ihn für großangelegte Designs, bei denen EMIR-Probleme zu erheblichen Engpässen werden könnten (Bild 4).

Automatisches Einfügen von Füll- und DCAP-Zellen zur Vorbereitung auf die physische Verifizierung

So funktioniert es: Zur Vorbereitung der Designs auf die physische Verifizierung füllt das Tool automatisch freie Flächen im Layout mit Füll- und DCAP-Zellen (Entkopplungskondensatorzellen). Diese Zellen bereiten das Design auf die physische Verifizierung vor. Eine genaue Platzierung dieser DCAP-Zellen trägt zur Reduzierung des dynamischen IR-Spannungsabfalls bei.

Hauptprozesse: Das Füll-/DCAP-Zellen-Einfügungsmodell wendet einen „Correct-by-Construction“-Ansatz an, der von der Calibre SmartFill-Technologie geleitet wird. Dadurch wird sichergestellt, dass alle eingesetzten Zellen den DRC-Anforderungen und elektrisch korrekten Leistungsbereichen entsprechen. Angaben zu den Schwellspannungsregeln (Vt-Regeln) werden eingearbeitet, um eine korrekte Platzierung und Kontinuität der Leistungs-/Masseanschluss-Strukturen im gesamten Layout sicherzustellen.

Vorteile: Das automatische Einfügen von Zellen ersetzt das zeitaufwendige Angebot von P&R-Anbietern. Eine Reduzierung der Laufzeiten um Größenordnungen ist üblich, weil das Einfügen von Zellen Calibre-clean erfolgt. So können die Entwickler früher mit der physischen Verifizierung beginnen und die Markteinführungszeit verkürzen (Bild 5). Calibre DesignEnhancer lieferte eine konsistente Laufzeit, die nahezu unabhängig von der Designgröße war, und führte zu einer 6- bis 16-fachen Reduzierung der Laufzeit pro Designiteration.

Vorteile von Layoutänderungen in der Designphase

Die Einführung eines Tools wie Calibre DesignEnhancer bietet überzeugende geschäftliche Vorteile, die über den technischen Bereich hinausgehen. Durch die frühzeitige Durchführung von Layoutänderungen in der Designphase im Rahmen einer Shift-Left-Strategie können Unternehmen die Markteinführungszeit verkürzen, die Entwicklungskosten senken und die Zuverlässigkeit des Designs erhöhen. So funktioniert es:

• Verkürzte Markteinführungszeit: Schnellere Verifizierungs- und Korrekturzyklen ermöglichen es Designteams, effizienter von der Implementierung zur physischen Verifizierung überzugehen. Durch die Minimierung zeitaufwendiger manueller Nacharbeiten und die frühzeitige Erzielung von Calibre-clean Layouts können Unternehmen die Gesamtzeit bis zur Markteinführung ihrer Produkte verkürzen.

• Geringere Entwicklungskosten: Die Automatisierung der Layoutoptimierung trägt dazu bei, ressourcenintensive manuelle oder skriptbasierende Prozesse zu reduzieren. Die Nutzung der Calibre-Technologie führt zu weniger Designiterationen in den späteren Designphasen, sodass Unternehmen kostspielige Verzögerungen vermeiden und vorhersehbare Tapeout-Zeitpläne erzielen.

• Verbesserte Zuverlässigkeit und Wettbewerbsfähigkeit: Durch die proaktive Bewältigung von IR-Spannungsabfall- und EM-Problemen können Designteams die langfristige Zuverlässigkeit ihrer IC-Produkte verbessern, was zu weniger Ausfällen beim Einsatz führt. Diese erhöhte Zuverlässigkeit führt zu einem Wettbewerbsvorteil, da Kunden nach robusten und langlebigen Lösungen suchen.

 (sb)

* Jeff Wilson ist Direktor des DFM-Produktmanagements für Calibre Design Solutions bei Siemens EDA. Er ist verantwortlich für die Entwicklung von Produkten und Design-Flows, die sich mit den Herausforderungen des DFM befassen und die Robustheit von Designs erhöhen. Vor seiner Tätigkeit bei Siemens war er in den Bereichen Produktmarketing, Vertrieb und Technik bei Mentor Graphics, SCS und Motorola tätig. Jeff Wilson hat einen B.S. in Design Engineering von der Brigham Young University und einen MBA von der University of Oregon.

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