Advanced Packaging im Chip-Design Von SoC zu Chiplet: Intels Weg zur modularen Zukunft

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Wie Intel mit EMIB, Foveros und Hybrid Bonding den Wandel zu Chiplet-Systemen gestaltet und warum Advanced Packaging zur Schlüsseltechnologie für das Datacenter der Zukunft wird. Darüber referierte Gehäuseexperte Bernd Waidhas von Intel.

Moore's Law hat längst an Bedeutung verloren. Abgesehen von der lange korrekten Prognose, dass sich alle zwei Jahre die Transistoren in integrierten Schaltkreisen verdoppeln, stellte Gordon Moore im selben Artikel eine weitere, aber heute aktuellere Aussage auf:

„Es könnte sich als wirtschaftlich sinnvoller erweisen, große Systeme aus kleineren Funktionen zusammenzusetzen, wobei Aufbau- und Verbindungstechniken die notwendige Flexibilität bieten.“

Auch wenn weniger prägnant als die bekanntere Prognose, beschrieb der Intel-Mitbegründer schon 1956 die heutige Relevanz der Verpackungstechnologien in der Chip-Entwicklung. Mit diesem Zitat leitete Bernd Waidhas, Experte für Gehäuseentwicklung bei Intel, im Rahmen der Fachtagung „Chip-Entwicklung“ am 9. April 2025 am Fraunhofer IIS in Erlangen seinen Vortrag zu Advanced Packaging ein. Im Folgenden sind die wichtigsten Inhalte und Erkenntnisse seines Vortrags zusammengefasst.

Modular verpackt: das Chiplet-Zeitalter

Advanced Packaging ist aber mehr als eine Verpackungstechnologie: Es wird zur Systemarchitektur auf Package-Ebene und damit zum Fundament moderner Datacenter-Chips. Denn klassische monolithische Designs stoßen zunehmend an physikalische, wirtschaftliche und technologische Grenzen. Chiplets, die über hochleistungsfähige Interposer und standardisierte Schnittstellen verbunden sind, ermöglichen es, Systeme modular und skalierbar aufzubauen und damit flexibel auf wechselnde Anforderungen in Rechenzentren zu reagieren.

Gleichzeitig verbessert Advanced Packaging die Energieeffizienz, steigert die Bandbreite zwischen Funktionseinheiten und erlaubt die Integration unterschiedlichster Prozessknoten auf engem Raum. Damit verschiebt sich der Innovationsfokus zunehmend vom Silizium zum Package – und macht das Packaging selbst zum entscheidenden Architekturbaustein der nächsten Chip-Generationen.

Im Vergleich dazu bieten monolithische Chips weiterhin Vorteile wie geringeren Stromverbrauch und niedrigere Latenzzeiten, da die Komponenten physisch näher beieinander liegen. Monolithische Designs sind besonders für Hochleistungsanwendungen geeignet, bei denen eine enge Integration und schnelle Kommunikation zwischen den Komponenten erforderlich ist. Trotz des deutlichen Aufstrebens modularer Designs dominieren monolithische Chips noch immer.

Die Chiplet-Technologie bietet zahlreiche Vorteile, darunter die Möglichkeit der gezielten Disaggregation von Funktionen, eine verbesserte Wiederverwendbarkeit von Intellectual Property (IP) sowie Optimierungen bei der Ausbeute in der Chipfertigung (Yield). Allerdings sind mit der Chiplet-Integration auch Herausforderungen verbunden, etwa die höhere Design-Komplexität und die Kosten der Implementierung.

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Standards für Die-to-Die-Interconnects

Ein entscheidender Faktor bei der Realisierung von Chiplet-Architekturen sind standardisierte Verbindungen zwischen einzelnen Dies, sogenannte Die-to-Die-Interconnects. Bernd Waidhas präsentierte insbesondere den offenen Standard Universal Chiplet Interconnect Express (UCIe), der maßgeblich von Intel und weiteren Industriepartnern entwickelt wird.

UCIe deckt verschiedene Package-Typen ab und differenziert zwischen Standard-Packages mit gröberen Pitches (100 bis 130 µm), Advanced-Packages mit Interposern (25 bis 55 µm) und hochkomplexen 3D-Packages mit Hybrid-Bonding (unter 10 µm). Dabei bietet UCIe auch Lösungen für die Interoperabilität von Chiplets mit unterschiedlichen Pitch-Größen, wodurch vielfältige Kombinationsmöglichkeiten möglich werden.

Interposer-Technologien: Auf die Verbindung kommt es an

Mit dem Trend zu höher integrierten Chiplet-Systemen werden leistungsfähige Interposer immer relevanter. Diese Verbindungselemente zwischen Chiplets und Substrat haben sich technologisch stark weiterentwickelt. Während anfangs vor allem Silizium-Interposer eingesetzt wurden, etwa zur Anbindung von High Bandwidth Memory (HBM), kommen inzwischen zunehmend RDL-Interposer (Redistribution Layer) und organische Interposer zum Einsatz. Letztere ermöglichen größere Abmessungen bei gleichzeitig geringeren Kosten und bieten eine bessere thermische und mechanische Performance.

Waidhas weist in seinem Vortrag auch auf die unterschiedlichen Fertigungsmethoden dieser Interposer hin. Je nach Anwendung kommen Chips-First- oder Chips-Last-Verfahren zum Einsatz. TSMC etwa unterscheidet bei seinen Packaging-Technologien zwischen CoWoS-R (Chips-Last) und CoWoS-L bzw. InFO-L (Chips-First). Beide Varianten bieten unterschiedliche Vor- und Nachteile, was Prozesskontrolle, Ausbeute und Systemintegration angeht.

Die Verbindungselemente zwischen Chiplets und Substrat haben sich technologisch stark weiterentwickelt. Während anfangs vor allem Silizium-Interposer eingesetzt wurden, etwa zur Anbindung von High Bandwidth Memory (HBM), kommen inzwischen zunehmend RDL-Interposer (Redistribution Layer) und organische Interposer zum Einsatz. Letztere ermöglichen größere Abmessungen bei gleichzeitig geringeren Kosten und bieten eine bessere thermische und mechanische Performance.

(Kein) Interposer

Intel verfolgt mit zwei Plattformen unterschiedliche Ansätze im Packaging: Mit EMIB (Embedded Multi-die Interconnect Bridge) wird eine punktuelle Verbindung ohne vollflächigen Interposer realisiert. Dabei werden kleine Silizium-Brücken direkt im Substrat eingebettet. Ergänzend kommt Foveros zum Einsatz, eine 3D-Packaging-Technologie, die aktive Dies vertikal übereinander stapelt. Die Kombination beider Ansätze, von Intel als EMIB 3.5D bezeichnet, erlaubt besonders flexible Designvarianten für leistungsstarke Multi-Die-Systeme.

Ergänzend dazu erwähnte Waidhas im Vortrag auch die EMIP-Technologie (Embedded Multi-die Interconnect without Interposer), bei der ein aktiver Verbindungschip direkt ins BGA-Substrat eingebettet wird – ohne klassischen Interposer. Damit lässt sich der Packaging-Aufbau weiter vereinfachen und gleichzeitig eine hohe Signalqualität realisieren.

Hybrid Bonding: Kupfer statt Lot

Ein besonders feiner Ansatz zur Verbindung von Chiplets ist das sogenannte Hybrid Bonding. Anders als bei konventionellen Lötverfahren erfolgt hier die Verbindung durch direkten metallischen Kontakt, typischerweise Kupfer-zu-Kupfer, ohne Einsatz von Lot. Bernd Waidhas erläuterte den mehrstufigen Prozess, der unter anderem eine chemisch-mechanische Politur (CMP) zur Angleichung der Oberflächen, eine Plasmaaktivierung und ein präzises Alignment der Dies umfasst. Abschließend werden die Chips unter leichtem Druck und bei erhöhten Temperaturen fusioniert, wobei eine intermetallische Verbindung entsteht, die keine sichtbare Grenzfläche mehr aufweist.

Hybrid Bonding erlaubt Pitch-Größen unterhalb von 10 Mikrometern und ist damit besonders für 3D-Stacking-Anwendungen geeignet, bei denen hohe Verbindungsdichten erforderlich sind. Die Technologie wurde ursprünglich in CMOS-Image-Sensoren eingesetzt, etwa von Sony, und wird nun auch vermehrt in Hochleistungsprozessoren verwendet. Allerdings ist der Prozess aufwendig und stellt hohe Anforderungen an Fertigungstoleranzen und thermisches Management, warnt der Referent.

Backside Power Delivery: Stromversorgung von unten

Ein weiterer Punkt, den Bernd Waidhas im Vortrag ansprach, betrifft die zukünftige Stromversorgung in Chiplet-Systemen: die sogenannte Backside Power Delivery. Dabei werden Strom- und Signalleitungen getrennt geführt – Signale oben, Stromversorgung über die Chip-Rückseite. Dies reduziert die vertikale Komplexität im Package und ermöglicht kürzere Signalwege. In Kombination mit Gate-All-Around-Transistoren, die bei Intel RibbonFET heißen, kann das zu einer effizienteren Integration und höherer Leistung führen.

Auch andere Anbieter erwähnen diese Technik bereits – Intel ist jedoch die erste Foundry sein, die sie in der Serienfertigung einsetzt. PowerVia heißt Intels rückseitige Stromversorgung seit der 20A-Prozesstechnologie. Seit Ende April 2024 ist auch Intels Nachfolgetechnik namens PowerDirect bekannt, die bei 14A verwendet werden soll.

Roadmap und Marktpotenzial: 5% der Chips sollen 50% Umsatz ausmachen

Advanced Packaging ist längst mehr als ein Fertigungsschritt – es entwickelt sich zur wirtschaftlich, strategischen Schlüsselkomponente der Halbleiterindustrie. Laut Yole Intelligence wird der weltweite Markt für Advanced Packaging von 44,3 Milliarden US-Dollar im Jahr 2022 auf 78,6 Milliarden US-Dollar im Jahr 2028 wachsen – bei einer durchschnittlichen jährlichen Wachstumsrate von 10,6 %. Waidhas ergänzte dazu in seinem Vortrag, dass laut Prognose für 2028 nur rund fünf Prozent der Chip-Packages auf Advanced Packaging entfallen werden (Unit Split). Aufgrund der höheren Komplexität und Wertschöpfung rechnet die Branche aber damit, dass mehr als 50 Prozent des Umsatzes (Revenue Split) auf diese Technologien entfallen werden.

Intel selbst sieht in Advanced Packaging einen Schlüssel für künftige Hochleistungssysteme. Waidhas stellte unter anderem Planungen für künftige Chiplet-Systeme mit vier Reticle-großen Compute-Dies und bis zu 16 HBM4-Bausteinen vor. Diese Designs erfordern großflächige Interposer und stellen hohe Anforderungen an Signal- und Energieversorgung sowie an das thermische Management.

Fazit: Chancen erkennen, Komplexität meistern

Der Vortrag von Bernd Waidhas zeigt, wie Chiplet-basierte Systeme neue Freiheitsgrade bei der Systemintegration ermöglichen. Technologische Mischformen können die Entwicklungskosten langfristig senken. Gleichzeitig erfordert dieser Wandel ein hohes Maß an Koordination: Die Auswahl geeigneter Interconnect-Standards, das thermische Management, die mechanische Stabilität und die elektrische Integrität müssen sorgfältig aufeinander abgestimmt werden.

„Es gibt natürlich viele Möglichkeiten, durch diese Packaging-Technologien neue Architekturen zu schaffen. Man sollte sich aber genau überlegen, ob es für sein System auch Sinn ergibt oder ob man beim SoC bleibt. Denn Sie haben natürlich auch ein Overhead durch die ganzen Die-to-Die-Verbindungen und Sie haben Mehrkosten durch das Advanced Packaging“, mahnt der Ingenieur Waidhas und hält eine „multidimensionale Analyse“ für notwendig.

Erfolgreiche Chiplet-Strategien setzen nicht nur technische Kompetenz, sondern auch frühe und enge Abstimmung mit Partnern entlang der Wertschöpfungskette voraus. Standardisierte Schnittstellen wie UCIe, fortschrittliche Interposer-Technologien und flexible Packaging-Plattformen wie EMIB und Foveros bilden dabei die Grundlage – sind aber kein Selbstläufer:

„Vor vielen Jahren herrschte Euphorie auf Podiumsdiskussionen, wo gesagt wurde, dass man Chiplets von unterschiedlichen Firmen einkaufen, die im Package kombinieren könne, und das werde dann schon funktionieren – ganz so einfach ist es nicht“, mahnt Gehäuseexperte Bernd Waidhas in seinem abschließenden Appell. (mc)

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