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Das Projekt EuRISCOSi

Ultraschneller RISC-basierter Operationsknoten in bipolarer SiGe-Technologie

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Technische Hochschule Brandenburg
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IBR Leiterplatten GmbH & Co. KG

Bei EuRISCOSi beginnt gegenwärtig die erste Verwertungsphase

Im Projekt EuRISCOSi beginnt gegenwärtig die erste allgemeine Verwertungsphase. Diese sieht weitere prototypische Entwürfe der Projektpartner aus den oben genannten Anwendungsfeldern vor. Darüber hinaus wird die Standardzellenbibliothek vom Projektpartner IHP (www.ihp-microelectronics.com) externen Anwendern zugänglich gemacht. Dies ist auf Anfrage bereits zum gegenwärtigen Zeitpunkt möglich.

Potenzielle Anwender erhalten zunächst ein Manual, das eine kurze Funktionsbeschreibung aller bereits verfügbaren Zellen enthält, und weiterhin für jede Zelle ein VHDL- Modell, das auch die zeitlichen Verzögerungen abbildet. Auf Basis dieser VHDL-Modelle kann der Anwender seinen spezifischen komplexen Entwurf synthetisieren und die für ihn relevanten Simulationsrechnungen mit einem digitalen Simulator (z.B. ModelSim) durchführen.

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Nach erfolgreicher Simulation und Verifikation erfolgt die Erstellung von Schematics und Layouts nach der Methode des Standardzellen-Entwurfs. Hierzu kann der Anwender den strukturellen Entwurf (VHDL-Strukturmodell oder Netzliste) an einen der EuRISCOSi-Projektpartner übergeben. Dort erfolgen ggf. formale Tests wie auch die finalen Bearbeitungsschritte DRC (Design Rule Check) und LVS (check Layout Versus Schematic).

Nach Projektabschluss (Mitte 2017) könnte der Anwender auch diese Schritte selbst ausführen. Die Fertigung der Prototypen erfolgt immer im IHP auf Basis der Technologie SG13S, gegebenenfalls im Rahmen eines MPW-Run (Multi-Project-Waver), wodurch sich die Kosten in einem überschaubaren Rahmen halten. Test und Housing der Chips erfolgen beim Anwender.

Abschließend einige Eckdaten zur Standardzellen-Bibliothek Common_ECL: Es sind Zellen aus den Kategorien der differentiellen und der Single-ended-Logik verfügbar, weiterhin Flipflops und Register, eine PLL und einige Interface- und Pad-Zellen. Die Versorgungsspannung beträgt nominal 2,5V; die geometrische Zellhöhe beträgt 32µm und die Breite der elementaren Zellen liegt zwischen 8 und 20µm. Ein Gatter mit 500Ohm Lastwiderstand benötigt knapp 1mA Versorgungsstrom.

Weitere Informationen zum Projekt EuRISCOSi finden Sie unter https://informatik.th-brandenburg.de/euriscosi.html.

* Prof. Dr.-Ing. Gerald Kell lehrt und forscht an der Technischen Hochschule Brandenburg (THB) im Fachgebiet Digitale Systeme.

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