Mobile-Menu

Das Projekt EuRISCOSi

Ultraschneller RISC-basierter Operationsknoten in bipolarer SiGe-Technologie

< zurück

Seite: 2/3

Anbieter zum Thema

Technische Hochschule Brandenburg
MicroConsult Academy GmbH
ET System electronic GmbH
IBR Leiterplatten GmbH & Co. KG

Aus der Anwendung dieser bipolaren Technik resultiert jedoch eine größere elektrische Verlustleistung, die nicht (wie bei CMOS) mit niedrigerer Taktfrequenz automatisch abnimmt. Daher wurden unterschiedliche Geschwindigkeitsklassen konzipiert. Die Verlustleistung kann daher bei Common_ECL von 0,25mW bis 4mW pro Gatter variiert werden, korrespondierend hierzu liegen die experimentell nachgewiesenen Gatter-Verzögerungszeiten zwischen 36ps und 6ps.

In der Library Common_ECL gibt es Zellen mit differentiellen und andere mit Single-ended-Eingängen. Auch Mischformen sind vorgesehen. Differentielle Eingänge werden vorzugsweise dort verwendet, wo nicht mehr als drei Signale miteinander logisch zu verknüpfen sind. Die Signaldurchlaufzeiten sind hierbei besonders kurz.

Bildergalerie

Zellen mit Single-ended-Eingängen kommen vorzugsweise dort zum Einsatz, wo in einem Block mehr als drei Signale logisch zu verknüpfen sind (z.B. NOR8-Gatter für Adressdecoder und programmierbare Teiler, Auswahlsignale für Speicherarrays usw.).

Die Durchlaufzeiten sind in der einzelnen Single-ended-Zelle zwar um ca. 30% größer als bei einer differentiellen Zelle, andererseits aber ca. 35% kleiner als bei einer sonst nötigen Kaskadierung zweier differentieller Zellen. Um auch gemeinsame Entwürfe von CML- und ECL-basierten Zellen zu ermöglichen, wurde für alle Zellen von Common_ECL eine einheitliche Pegeldifferenz zwischen Low und High mit etwa 0,35V eingestellt.

Logikgatter und Flipflops sowie Registerblöcke, Zähler und Addierer

In der gegenwärtigen Phase des Projekts sind verschiedene Logikgatter und Flipflops verfügbar, aber auch Makros wie Registerblöcke, Zähler und Addierer. Für die Erzeugung des Chip-internen Systemtakts wurde eine PLL entwickelt, die das 100-fache des externen Referenz-Taktes generiert. Sie rastet bei externen Frequenzen von 60MHz bis 360MHz ein und generiert somit Taktfrequenzen von 6GHz bis 36GHz. Der VCO ist auch frei laufend ohne PLL nutzbar. Weiterhin gibt es Interface-Zellen zur CMOS-Logik und Pad-Zellen für die Signalein- und -ausgabe. Verschiedene RAM-Blöcke sind ebenfalls in Vorbereitung.

Das Gesamtkonzept von EuRISCOSi sollte für alle Anwendungen interessant sein, wo es auf eine sehr schnelle Logik ankommt. Folgende Anwendungsfelder sollen im Verlauf des Projekts prototypisch implementiert werden:

  • Bei der Übertragung sehr hoher Bitraten (z.B. 100GBit/s bei Lichtleiter-Übertragungsstrecken) müssen die Datenströme an den Schnittstellen in Echtzeit moduliert, umgeformt, geprüft, codiert und decodiert werden.
  • Die Erzeugung frei programmierbarer Datenmuster bis über 10GHz hinaus ist mit Hilfe der schnellen RAM-Blöcke möglich.
  • Logische Verknüpfungen und Entscheidungsprozesse mit hohen Echtzeitforderungen unter 1ns und niedrigem bis mittlerem arithmetischem Aufwand lassen sich durch spezielle Lösungen in vertretbarer Entwicklungszeit umsetzen.
  • Zeitmessungen im Pikosekunden-Bereich lassen sich in Echtzeit durchführen und es kann eine unmittelbare Daten-Vorverarbeitung auf dem ASIC stattfinden.

Artikelfiles und Artikellinks

(ID:44173454)

Jetzt Newsletter abonnieren

Verpassen Sie nicht unsere besten Inhalte

Mit Klick auf „Newsletter abonnieren“ erkläre ich mich mit der Verarbeitung und Nutzung meiner Daten gemäß Einwilligungserklärung (bitte aufklappen für Details) einverstanden und akzeptiere die Nutzungsbedingungen. Weitere Informationen finde ich in unserer Datenschutzerklärung. Die Einwilligungserklärung bezieht sich u. a. auf die Zusendung von redaktionellen Newslettern per E-Mail und auf den Datenabgleich zu Marketingzwecken mit ausgewählten Werbepartnern (z. B. LinkedIn, Google, Meta).

Aufklappen für Details zu Ihrer Einwilligung

Weiterführende Inhalte