Place&Route-Software Stromsparendes IC-Design ohne Kompromisse

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Eine neue Place-and-Route-Software mit einem einheitlichen Datenmodell, einer innovativen Low-Power-Methodik und eigener Intelligenz hilft Entwicklern, beim IC-Entwurf schnell eine energiesparende Optimierung hinsichtlich Leistung, Leistungsaufnahme und Fläche (PPA) zu erreichen.

Bei der Entwicklung von ICs konzentriert sich die digitale Implementierungsphase auf die Erfüllung der für das Design definierten PPA-Ziele (Power. Performance, Area – Leistung, Leistungsaufnahme, Fläche). Traditionell steht bei den PPA-Kennzahlen die „Leistung“ im Vordergrund, wobei die Leistungsaufnahme und Fläche nach Möglichkeit erst nach der Einhaltung des Timings wiederhergestellt werden.

Da sich die Designs jedoch auf kleinere, fortschrittlichere Prozessknoten verlagert haben und die Schaltaktivität zu einer dominanten Komponente des Stromverbrauchs geworden ist, hat die Leistungsaufnahme bisweilen die „Leistung“ verdrängt und ist zum dominierenden Schwerpunkt der PPA geworden. Natürlich wollen die Entwickler eine geringere Leistungsaufnahme, aber nicht auf Kosten von Chips mit geringerer Leistung.

Digitale Design-Software hilft SoC-Entwicklern, ihre Designziele zu erreichen. Sie kann aber nicht immer die geringste Leistungsaufnahme erzielen, ohne die Leistungsfähigkeit und oft auch die Markteinführungszeit zu beeinträchtigen. Ein modernes, flexibles digitales IC-Implementierungstool ändert die Gleichung, so dass das Design für die geringste Leistungsaufnahme von Natur aus bessere Ergebnisse in allen Bereichen liefert.

Stromsparende Technologien in digitaler Implementierungssoftware

Wie lassen sich strenge Energiespezifikationen ohne Leistungseinbußen während der Implementierungsphase des IC-Designprozesses erreichen? Das hängt davon ab, wie gut die Software mit mehreren Energiebereichen umgehen kann und welche Art von Optimierungen sie während des gesamten Ablaufs durchführt, um die Ziele einer niedrigen Leistungsaufnahme zu erreichen. Software für das physikalische Design kann diese Herausforderungen in Bezug auf die Leistungsaufnahme auf verschiedene Weise angehen. Dieser Beitrag konzentriert sich auf einige Elemente einer speziellen „PowerFirst“-Technik im digitalen Implementierungstool Aprisa von Siemens EDA:

• Die PowerFirst-Optimierung beginnt mit der geringsten Leistungsaufnahme und optimiert dann, um das Timing-Ziel zu erreichen,

• PowerFirst CTS berücksichtigt bei der Taktbaumsynthese sowohl Energie- als auch Timing-Kosten.

PowerFirst funktioniert, weil Aprisa auf einer detaillierten, routenzentrierten Architektur mit einem einheitlichen, im gesamten Ablauf gemeinsam genutzten Datenmodell aufbaut, sodass bei jedem Schritt des Ablaufs echte Routing- und parasitäre Informationen zur Verfügung stehen.

Bei der PowerFirst-Optimierung hat die geringste Leistungsaufnahme oberste Priorität. Sie wird während des gesamten Datenflusses angestrebt, wobei aktivitätsbasierte Platzierung und Routing für eine geringere dynamische Leistungsaufnahme sorgen. Indem die Entwickler bei der Optimierung mit der Power-Metrik als oberstem Ziel beginnen, können sie die geringstmögliche Leistungsaufnahme für den Knoten, die Bibliothek und die Designspezifikationen realisieren und dann von diesem Punkt aus optimieren, um das Timing-Ziel zu erreichen. Diese Methode ist effektiver als der Versuch, Energie zurückzugewinnen, wenn die energieintensivsten Zellen bereits im Entwurf zum Erreichen des Timing-Ziels verwendet wurden. Diese Methodik trägt auch erheblich zur Flächeneinsparung bei.

Bei der Entwicklung von energieeffizienten Systemen geht es jedoch nicht nur darum, Zellen zu wählen, die eine geringe Leistungsaufnahme haben. Daher wird PowerFirst auch als Methodik und nicht als einzelnes Merkmal betrachtet, denn die Technik betrifft alle Engines und Schritte im Ablauf, um eine stromsparende Designimplementierung zu gewährleisten, die letztendlich die Leistungsziele für den Chip erfüllen kann. Die Tabelle stellt die Ergebnisse des 7-nm-Low-Power-Designs eines Kunden dar und zeigt damit die Wirksamkeit der PowerFirst-Methodik.

Aktivitätsorientierte Methodik senkt dynamischen Verbrauch

Die Kern-Engines von Aprisa haben über ein gemeinsames Datenmodell, das sie im gesamten Ablauf zur Optimierung der dynamischen Leistungsaufnahme nutzen, Zugang zu den verfügbaren Schaltaktivitäten. So sorgt das Tool bei der Platzierung dafür, dass Netze mit hoher Aktivität kürzer sind, um die Kapazität zu verringern, während bei Netzen mit niedriger Aktivität längere Verdrahtungen unkritisch sind (Bild 1).

Bei der Taktbaumsynthese (Clock Tree Synthesis, CTS) werden die Netzverbindungen von Flip-Flop-Clustern mit hoher Aktivität kurz gehalten, um die Kapazität zu verringern. Netze mit geringer Aktivität können verteilt werden, um die Überlastung zu reduzieren. Beim Routing vergrößert das Tool die Abstände der Netze mit hoher Aktivität, um die Kopplungskapazität zu verringern, während die Netze mit niedriger Aktivität die verfügbaren Routingbahnen effizienter nutzen können.

Die Optimierung für eine geringe Leistungsaufnahme von Anfang an führt zu besseren Ergebnissen als die Anwendung von Techniken zur Energierückgewinnung zu einem späteren Zeitpunkt, wenn das Design überlastet ist, die Routing-Pfade nicht mehr verfügbar sind und jede Änderung zu endlosen Timing-ECOs führt.

Taktübergangsfixierung für geringere Leistungsaufnahme

Die stromsparende CTS von Aprisa kann die Schaltleistung reduzieren, indem sie den schnellen Übergang der Puffer im Taktbaum verlangsamt, ohne dass es zu Übergangsverletzungen kommt. Mit dieser Technik wird eine deutlich geringere Schaltleistung sowohl für Zellen als auch für Netze erreicht, und dabei kann auch noch Fläche eingespart werden.

Kompromiss zwischen Zeitaufwand und Energieeinsparung bei der CTS

Bei der Erstellung des Taktbaums ist das Ziel, die beste Latenz und den besten Skew zu erreichen. Dies kann jedoch dazu führen, dass größere Puffer oder zu viele Puffer verwendet werden (Bild 2). Bei einem sehr geringen Skew sind die Start- und Erfassungstakte ausgeglichen, und der Datenpfad kann das Timing leichter einhalten. Bei einem größeren Skew kann es sein, dass der Datenpfad anfangs nicht den Zeitplan einhält. Das lässt sich jedoch durch Optimierungen wie die Vergrößerung einer Zelle oder das Hinzufügen eines Puffers beheben. Lässt der Benutzer einen größeren Skew zu, werden die Kosten für die Leistungsaufnahme, die mit einem sehr engen Skew einhergehen, sogar im kritischen Zweig reduziert.

Für den unkritischen Zweig kombinieren Entwickler manchmal große und kleine Puffer, um einen engen Skew zu erreichen. Wenn der Pfad jedoch nicht kritisch ist, wird das Timing bereits eingehalten, und der engere Skew ist nicht erforderlich. Das bedeutet, dass ein wenig Timing geopfert werden kann, um andere Metriken wie die Leistungsaufnahme zu verbessern, indem einige der großen Puffer durch kleinere ersetzt werden.

Zusammenfassung

Es ist möglich, die Leistungsaufnahme während des Place-and-Route-Prozesses zu reduzieren und mit Hilfe einer modernen Software eine optimale PPA zu erreichen. Aprisa basiert auf einer detaillierten, routenzentrierten Architektur, die echte Routing- und parasitäre Informationen in jedem Schritt des Ablaufs verwendet, was zu einem besseren Gesamt-PPA, konsistentem Timing und DRC sowie einer hervorragenden Korrelation mit Signoff-Tools führt. Auf dieser soliden Grundlage ist die PowerFirst-Methodik in der Lage, die Konkurrenz bei fortschrittlichen Knoten-Designs mit geringer Leistungsaufnahme zu übertreffen. (cg)

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* Janet Attar ist Product Marketing Manager bei Siemens EDA

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