Leiterplatten-Designtool hilft Zeitplan einzuhalten Serielle Highspeed-Schnittstellen automatisiert verifizieren

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Siemens EDA

Precoplat Präzisions-Leiterplatten-Technik GmbH

IBR Leiterplatten GmbH & Co. KG

Eurocircuits GmbH

Leiterplattenentwickler können mit einem automatisierten Post-Route-Verifikationstool alle Kanäle eines Designs automatisch über Nacht auf Konformität mit einem SerDes-Protokollstandard überprüfen. Auf diese Weise lassen sich potenzielle Probleme bereits in einem frühen Stadium des Layoutprozesses erkennen und leichter beheben.

Serielle Verbindungen mit hoher Übertragungsgeschwindigkeit stellen hohe Anforderungen an den Leiterplattenentwurf, denn eine gute Signalintegrität zu erzielen ist hier besonders kritisch. Dennoch wird die Mehrzahl der seriellen Hochgeschwindigkeitsverbindungen nach Abschluss des Routings nicht verifiziert, da dieser Prozess zeitaufwändig und fachlich anspruchsvoll ist und Experten für Signalintegrität rar sind. Infolgedessen legen Entwickler die meisten seriellen Kanäle nach Regeln aus, verifizieren sie durch manuelle Prüfung und geben sie ohne gründliche Analyse zur Fertigung frei.

Als Folge können nicht verifizierte Kanäle zu langwierigem (und hektischem) Debugging von Prototypen, Board-Spins und Terminverschiebungen führen. Benötigt wird daher ein automatisierter Post-Route-Verifizierungsprozess, der alle Kanäle in einem Design auf detaillierte Übereinstimmung mit einem SerDes-Protokollstandard überprüft. Mit einer solchen Lösung können die Entwickler mögliche Probleme so frühzeitig im Layoutprozess erkennen, dass sie deutlich leichter zu beheben sind – und ihre Designs mit der Gewissheit für die Fertigung freigeben, dass alle seriellen Kanäle verifiziert wurden.

Problem: Langwieriges Simulieren und Debuggen

Wenn die Post-Route-Verifizierung serieller Verbindungen so wichtig ist, warum gehen dann so viele Leiterplatten-Designs ohne vollständige Verifizierung in die Prototypenfertigung? Ein Teil des Problems liegt in der weiten Verbreitung von seriellen Verbindungen in modernen Produkten. Heutzutage ist alles mit seriellen Verbindungen ausgestattet – Computer, Telefone, Smartwatches, Autos etc. Es gibt viele Designs und eine Menge Verbindungen, die verifiziert werden müssen. Dies führt zum zweiten und größeren Problem: Es gibt einfach nicht genug Experten für Signalintegrität (SI), um diese Menge an Arbeit zu bewältigen. SI-Experten sind oft wie Künstler – jeder hat seinen eigenen Stil und geht an die Aufgabe ein wenig anders heran. Vieles von dem, was sie tun, beruht auf detaillierten Kenntnissen und Erfahrungen und ist sehr individuell. Es gibt kein „Fließband“ für die Signalintegritätsanalyse. Die Analyseabläufe sind nicht standardisiert und folglich nicht skalierbar. Es ist wie in allen anderen Bereichen mit begrenzten, hochqualifizierten Arbeitskräften – zu viel Arbeit und zu wenige Menschen, die diese „Kunst“ ausüben können.

Das Ergebnis: Die Unternehmen müssen entscheiden, welche Bereiche welcher Designs die Zeit und Aufmerksamkeit eines Experten verdienen. Diese Projekte erhalten fachliche Unterstützung, die anderen müssen ohne sie auskommen oder warten, bis ein Experte verfügbar ist – und das kann selbst bei einem einzigen Leiterplattenlayout zu kostspieligen Engpässen führen, denn die Unternehmen können sich die daraus resultierenden Verzögerungen nicht leisten. Sie können es sich aber auch nicht erlauben, Zufallsfehler unentdeckt in Prototypen im Labor einfließen zu lassen, wo das Finden, Isolieren und Debuggen von Signalintegritätsproblemen länger dauert, mehr Geld kostet und bekanntermaßen schwierig ist. Was ist also zu tun?

Bisher: Vier suboptimale Analysewege

Bisher haben Leiterplatten-Designteams in der Regel einen von vier Wegen zur Analyse ihrer Designs nach dem Layout eingeschlagen:

• Sie schicken die Platine zur Herstellung und hoffen auf das Beste. Die Theorie besagt, dass das Design funktionieren sollte, wenn die Richtlinien des Herstellers befolgt wurden. Doch wie können sich die Designteams sicher sein, dass alle Designrichtlinien eingehalten wurden?

• Sie prüfen das Layout visuell, um sicherzustellen, dass die Designrichtlinien und bewährten Verfahren eingehalten wurden. Dies ist sicherlich besser als Option 1, aber die Sichtprüfung ist mühsam und zeitaufwendig und daher sehr fehleranfällig. Auf diese Weise können zwar Designfehler entdeckt werden, aber es ist immer noch ein Glücksspiel, ob etwas gefunden wird oder nicht.

• Sie übergeben das Design zur Analyse an einen internen SI-Experten. Hierfür gibt es zwei Voraussetzungen: (a) es muss tatsächlich einen internen Experten für Signalintegrität geben, und (b) der Experte muss die Zeit und die Tools zur Verfügung haben. Da es zu viele Designs und zu wenige Experten gibt, ist dies in der Regel nicht der Fall. Doch selbst wenn ein Experte zur Verfügung steht und seine Analyse Probleme zum Korrigieren aufzeigt, muss das aktualisierte Layout zurück an das Ende der Warteschlange. Dies führt zu weiteren Verzögerungen.

• Sie senden das Layout an einen externen Berater für Signalintegrität. Auf diese Weise kann eine interne Analysewarteschlange umgangen oder eine Analyse durchgeführt werden, wenn kein interner Experte vorhanden ist. Dieses Vorgehen liefert vermutlich schneller Ergebnisse, aber jede Änderung des Designs wird sowohl Zeit als auch Geld kosten.

Keine dieser Optionen ist besonders gut. Designteams gehen entweder ein zu großes Risiko ein, um das Design früher in die Fertigung zu bringen, oder sie nehmen lange Verzögerungen in Kauf, um eine detaillierte Signalintegritätsanalyse durchzuführen. Benötigt wird eine schnelle, zuverlässige Methode zur Validierung von Designs nach dem Layout, ohne auf einen Experten für Signalintegrität oder einen externen Berater warten zu müssen.

Lösung: Automatisierte Post-Route-Verifizierung

Es gibt drei wesentliche Schritte bei der Validierung von seriellen Verbindungen, bevor ein Design an die Fertigung geschickt wird:

• Elektromagnetische Modellierung

• Analyse

• Ergebnisverarbeitung

Alle drei Abläufe wurden bisher weitgehend manuell durchgeführt, bestanden aus mehreren Schritten und erforderten SI-Experten. HyperLynx von Siemens EDA ermöglicht es hingegen, alle seriellen Verbindungen eines Designs auf Protokollkonformität zu validieren, bevor die Platine zur Fertigung gesendet wird – ohne einen langwierigen, hochqualifizierten und arbeitsintensiven Prozess.

Mit der HyperLynx-Familie bietet Siemens alle erforderlichen EDA-Tools in einem einzigen, automatisierten Workflow, mit dem sich der gesamte Verifizierungsprozess nach dem Layout automatisieren lässt. Dies beinhaltet sowohl das automatische Identifizieren kritischer Bereiche, die mit einem Full-Wave-Solver modelliert werden müssen, als auch die Zusammenstellung des vollständigen Kanalmodells aus einzelnen Teilen, sobald alles gelöst ist. Darüber hinaus analysiert das Tool die resultierenden Kanalmodelle auf Konformität (Analyse) und bereitet die Ergebnisse auf, um zu zeigen, welche Kanäle bestanden haben, welche nicht bestanden haben und wie groß hierbei die Abweichung ist (Ergebnisverarbeitung). Bild 1 zeigt den HyperLynx-Prozess zur Post-Route-Verifizierung des seriellen Kanalprotokolls.

Schneller durch Parallelbetrieb

Dieser automatisierte Prozess ermöglicht die Modellierung und Analyse aller Kanäle in einem großen Systemdesign. Der elektromagnetische Modellierungsprozess lässt sich durch den parallelen Betrieb mehrerer Solver beschleunigen, sodass Anwender die Laufzeit im Vergleich zu den erforderlichen Ressourcen je nach ihren Projektanforderungen steuern können. Am wichtigsten ist jedoch, dass HyperLynx den Entwicklerteams genau sagt, was sie wissen müssen: Welche Kanäle die Analyse bestehen, welche Kanäle fehlschlagen und um wie viel – alles in einem detaillierten Bericht, der Frequenz- und Zeitbereichsdiagramme und Augendiagramme enthält (Bild 2).

Sämtliche Informationen sind an einem Ort organisiert und mit Querverweisen versehen. Die Entwicklungsteams können somit alle Kanäle in ihrem Design auf Protokollkonformität analysieren – automatisch, über Nacht. Das ist schnell und einfach genug, um die Kanäle zu analysieren und Probleme zu finden, während das Design noch im Layout ist. Auf diese Weise müssen die Teams nicht warten, bis das Layout fertig ist und die Nacharbeit aufwendiger und teurer wird.

Einen detaillierteren Überblick darüber, warum eine vollständige Post-Route-Analyse als zu zeitaufwändig und zu teuer angesehen wird und wie der automatisierte Compliance-Analyseablauf mit HyperLynx die Einschränkungen dieser traditionellen Post-Route-Analysemethoden überwindet, gibt das Whitepaper „Automated Compliance Analysis of Serial Links Reduces Schedule Risk“, das über die Webseite Siemens EDA Webseite zugänglich ist. (cg)

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* Todd Westerhoff ist Product Marketing Manager High-Speed System Design bei Siemens EDA.

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