Schnittstellen-, Treiber- und Taktkonzepte für High-Speed-ADC Schaltungen mit schnellen Pipeline-A/D-Wandlern

Auflösung, Abtastrate und die dynamischen Leistungsfähigkeit von schnellen Pipeline-A/D-Wandler werden immer besser. Für den Designer besteht die Herausforderung darin, die statischen, insbesondere aber die dynamischen Kenndaten auf dem im Datenblatt angegebenen Niveau zu halten. Voraussetzung ist, dass die externen Bauelemente in der Umgebung des Datenwandlers sorgfältig ausgewählt werden.

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Im ersten Teil dieses Beitrages (siehe Link am Ende) wurde am Beispiel eines modernen 14-Bit-A/D-Wandlers dargelegt, wie sich die Leistungsfähigkeit eines schnellen Pipeline-A/D-Wandlers mit einer passenden Taktschaltung optimieren lässt. Dieser Teil erklärt, wie eine einwandfreie analoge Eingangsbeschaltung aussehen muss und wie sich die Daten mit dieser hohen Geschwindigkeit unverzerrt vom A/D-Wandler an ein FPGA oder ASIC übertragen lassen.

Die Eingangs-Beschaltung

Beim Auswählen und Testen eines A/D-Wandlers verwendet man in der Regel Signalgeneratoren zum Ansteuern des Eingangs. Es versteht sich, dass die gemessene Leistungsfähigkeit des A/D-Wandlers nicht besser sein kann als die Reinheit des angelegten Eingangssignals.

Das Ausgangssignal des Signalgenerators filtert man, damit harmonische Verzerrungen und Rauschen aus dem Generator nur begrenzt an den ADC-Eingang durchschlagen. Die harmonischen Verzerrungen zweiter Ordnung (H2) eines typischen Frequenz-Synthesizers dürften zwischen 40 und 50 dB liegen, während der entsprechende Wert des ADC14V155 bei 238 MHz 85 dBFS beträgt. Empfehlenswert ist das Verwenden abstimmbarer Bandpassfilter beispielsweise der Serie Trilithic VF, die Oberschwingungen zweiter und dritter Ordnung um 90 dB abschwächen.

Kritisch: Filtern des Eingangssignals in der Applikation

Auf jeden Fall kritisch ist das Filtern des Eingangssignals in der endgültigen Applikation. Die extrem große Eingangsbandbreite des ADC14V155 von 1,1 GHz bedeutet, dass der Baustein dieses gesamte Spektrum abtastet – einschließlich aller unerwünschten Artefakte, wie sie im ersten Teil dieses Beitrages im Abschnitt „Fallstricke“ beschrieben wurden.

Auch wenn der A/D-Wandler nur mit einer Abtastrate von 155 MSPS arbeitet, werden Störungen oberhalb dieser Frequenz durch Aliasing als Artefakte in das erste Nyquist-Band zurückgefaltet. Die Auswirkungen auf den Signal-Rauschabstand kann man sich leicht ausmalen. Vermeiden lässt sich dieses Problem durch Bandpassfilterung des Signals um seine Mittenfrequenz.

Kompromiss zwischen A/D-Wandler- und Verstärkerverzerrung

In der Mehrzahl der praktischen Anwendungsfälle wird das Eingangssignal mit einem Übertrager und/oder Verstärker an den A/D-Wandler gekoppelt. In Bild 1 ist zu sehen, wie der ADC14V155 mit dem DVGA LMH6515 angesteuert wird. Zwischen Verstärker und A/D-Wandler wird deshalb ein Filter 4. Ordnung mit einer auf 169 MHz zentrierten Bandbreite von 25 MHz eingefügt. Die Widerstände R16 und R19 stellen einen Gleichtakt-Bias für den A/D-Wandler her und legen die Lastimpedanz des Filters fest. Diese sollte übrigens nicht zu hoch gewählt werden, da hierdurch die Dämpfung des Filters sinkt und sich der SFDR-Wert verschlechtert. Es hat sich herausgestellt, dass ein Wert von 500 Ω den besten Kompromiss zwischen ADC- und Verstärker-Verzerrung ergibt.

Störungsfreien Dynamikbereich maximieren

Zum Maximieren des störungsfreien Dynamikbereichs (SDFR) kann ein zusätzliches RC-Netzwerk eingefügt und auf die Eingangsfrequenz der Applikation abgestimmt werden. Das Netzwerk besteht aus zwei Reihenwiderständen an den Eingangs-Pins des A/D-Wandlers und einem Shunt-Kondensator. Diese Bauelemente haben infolge von Störungen aus der Sample-and-Hold-Schaltung am Eingang des ADC Rückwirkungen auf die Einschwingzeit.

Schließlich fungiert die RC-Kombination als letzter Tiefpass vor dem A/D-Wandler, und ihre Sperr-Frequenz wirkt sich auf die Rauschunterdrückung und die Oberwellen-Dämpfung aus. Hat der Shunt-Kondensator einen höheren Kapazitätswert, senkt dies die Sperr-Frequenz des Tiefpassfilters und verringert die Verzerrung bei niederen Frequenzen, allerdings auf Kosten der Eingangsbandbreite (Bild 2).

Im Datenblatt des ADC14V155 sind zwei 12,1-Ω-Widerstände und ein 15-pF-Kondensator angegeben, was über einen weiten fin-Bereich einen guten Kompromiss ergibt.

Faustregeln zur Entkopplung

Störungen können auch über die Referenz- und Stromversorgungs-Anschlüsse in den ADC eingekoppelt werden. Als Faustregel gilt, Entkoppel-Kondensatoren möglichst nahe am Gehäuse und den Pins des A/D-Wandlers zu platzieren. Hier zählt jeder Millimeter. Es sind mindestens zwei Kapazitätswerte (0,1 und 0,01 µF) für die Entkopplung zu verwenden, und überdies müssen die Kondensatoren direkt mit der Positiven bzw. Masse-Ebene verbunden werden.

Vermeiden sollte man lange Leiterbahnen mit ihren parasitären Widerständen und Induktivitäten. Messungen der SNR- und SFDR-Werte des ADC14155 im LLP bzw. TQFP-Gehäuse ergaben, dass es angesichts der langen Anschlüsse des TQFP-Gehäuses nötig ist, die Entkoppel-Kondensatoren auf der Unterseite der Leiterplatte direkt unterhalb der Referenz- und Stromversorgungs-Pins zu platzieren, damit ein Leistungs-Optimum erreicht wird. Bei Anordnung der Kondensatoren an der Oberseite verschlechterte sich der SNR um beinahe 3 dB, der SFDR-Wert um über 3 dB.

Die Ausgangs-Schnittstelle

Ist das analoge Eingangssignal digitalisiert, muss das Resultat einer weiteren Verarbeitungsstufe wie beispielsweise einem FPGA oder ASIC zugeführt werden. Jahrelang wurden CMOS-Ausgangsstufen zum Übertragen digitalisierter Daten verwendet. Der Ausgangspegel einer CMOS-Stufe ist jedoch lastabhängig und das Signal liegt als Spannung vor. Bei einem Single-Ended-Ausgang kommt hinzu, dass Gleichtaktstörungen nicht unterdrückt werden.

Da mit zunehmenden Schaltgeschwindigkeiten immer höhere Ströme zum Treiben der Lastkapazitäten benötigt werden, reduziert sich der Spannungshub der CMOS-Ausgänge bis bei etwa 150 MHz der Datentransfer mit CMOS-Schnittstellen nicht mehr zuverlässig möglich ist. Eine andere Schnittstelle muss verwendet werden: LVDS ist hier gut geeignet. Ein LVDS-Treiber liefert ein differenzielles Ausgangssignal von konstant 3,5 mA. Möglichst nah an den Empfänger-Pins müssen die differenziellen Ausgangsleitungen mit 100-Ω-Abschlusswiderständen verbunden werden.

Der ADC14V155 arbeitet mit einem zeitlich versetzten DDR-Ausgangsschema (Dual Data Rate), bei dem zunächst die ungeraden Bits und anschließend an denselben Pins die geraden Bits ausgegeben werden. Die Zustandswechsel an den Ausgängen erfolgen bei steigenden und fallenden Taktflanken. Das Gehäuse kommt deshalb mit 14 Pins aus, das sind 50% weniger. Am Empfängerbaustein ergibt sich dieselbe Ersparnis. Abgesehen von den Daten-Pins werden auch der Over-Range Indicator (OVR) und der Data Ready Strobe (DRDY) im LVDS-Format ausgegeben.

*Uwe Kopp ist als Field Applications Engineer bei National Semiconductor in Johannishov/Schweden tätig.

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