Erfahren Sie, wie die Optimierung von Hot-Loop-Leiterplatten-Layouts bei der Entwicklung von Schaltnetzteilen den Wirkungsgrad steigern, Spannungsschwankungen reduzieren und EMI minimieren kann. Dieses Whitepaper befasst sich mit Strategien zur Reduzierung der äquivalenten Serienwiderstände (ESR) und äquivalenten Serieninduktivitäten (ESL) auf der Leiterplatte, wobei Faktoren wie Kondensatorpositionen, FET-Größen und VIA-Platzierungen berücksichtigt werden.

Hot-Loop-Layoutdesigns mit unterschiedlichen Entkopplungskondensatorpositionen, MOSFET-Größen und -Positionen sowie VIA-Platzierungen werden untersucht und verglichen. Erkenntnisse aus Experimenten bieten praktische Einblicke in die Verbesserung der PCB-Leistung.

Laden Sie dieses Whitepaper herunter, um mehr über folgende Aspekte zu erfahren:

• Parasitäre Hot-Loop- und PCB-Layout-Parameter

• ESR und ESL der Hot-Loop-Leiterplatte im Vergleich zur Position des Entkopplungskondensators

• Hot-Loop-PCB-ESR und -ESL im Vergleich zu Größe und Position der MOSFETs

• Hot-Loop-PCB-ESR und -ESL im Vergleich zur VIA-Platzierung