MCU goes SOC – Veränderungen beim Test-Equipment für Mikrocontroller

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Effizienzsteigerung beim parallelen Testen

Früher reichte für den Test vom MCUs ein einfacher digitaler Tester. Diese sind in großer Zahl installiert und testen MCUs im Produktionsablauf noch im Wafer und verpackt im Final-Test. Sie reichten einstmals völlig aus, um die vergleichsweise niedrigen Anforderungen zu testen. Niedrige Datenraten, robustes Design mit nach heutigem Gesichtspunkt großer Leistungsaufnahme, also große Spannungen die zu messen sind.

Wenn es aber darum geht, einen großen Durchsatz zu erreichen und dafür viele MCUs parallel zu testen, dann gibt es schon seit einiger Zeit einen Trend, diese durch andere Geräte abzulösen. Dabei kommt dann auch schon mal ein Tester zum Einsatz, der eigentlich für den Test von Speichern entwickelt wurde. Solche Systeme reichen anscheinend hinsichtlich rein digitaler Testabdeckung aus. Als Tester für Speicher haben sie natürlich keine Testfähigkeit für analoge Schnittstellen, geschweige denn RF-Schnittstellen. Auch ihr Durchsatz ist nicht wirtschaftlich optimal.

Um den Durchsatz zu erhöhen, gibt es im Wesentlichen zwei Stellschrauben. Zuallererst die Testzeit, die nötig ist für einen einzelnen Chip. Die zweite große Variable ist es, mehrere MCUs parallel zu testen. Vor einigen Jahren war es noch kaum üblich, 32 Chips parallel zu testen. Entsprechend war auch die Entwicklung des Testequipments. Es fehlte auch an Handling Equipment, um mehr als 8 oder 16 Chips auf einmal an den Tester zu bewegen.

Hier hat sich aber Einiges getan. Es ist heute möglich, 32 und viel mehr Chips, selbst im Final Test parallel zu prüfen. Gerade im Wafertest nehmen heute der Paralleltest von 64 und bis zu 128 Chips zu. Darüber hinaus erreicht man dann Kosten für die Kontaktierungstechnik, die Probkarten, die eine Erhöhung nicht wirtschaftlich erscheinen lassen.

Eine wichtige Kennzahl im Paralleltest ist die Multisite Efficiency (MSE). Bei einer MSE von 100 Prozent würde der Test von z. B. 64 Chips genau so lange dauern wie der Test von einem Chip. Daher ist die Testzeit für einen einzelen Chip so wichtig. Ist diese lang, dann kann auch der Test von vielen Chips parallel nicht kürzer werden. Ein Zahlenbeispiel hierzu:

• Bei einer Testzeit für einen Chip von 10 Sekunden und einer MSE von 98 Prozent erreicht eine Testzelle, die 32 Chips parallel testet, einen Durchsatz von 7.111 Stück pro Stunde. Eine MSE von 98 Prozent ist für vieles, was seit langem installiert ist, schon recht hoch. Für viele MCUs ist sie nach Stand der Möglichkeiten aber viel zu niedrig.

• Verändert man nur die MSE auf 99.9 Prozent, was durchaus möglich ist, dann erreicht man einen Durchsatz von 11.174 Stück pro Stunde, also 57 Prozent mehr Durchsatz. Erhöht man dann noch die Anzahl der parallel getesteten Chips auf 64, dann erreicht man einen Durchsatz von 21.675 Stück. Damit über 200 Prozent mehr Durchsatz. Mit anderen Worten: Man braucht zwei Testzellen weniger.

Beim parallelen Testen steht man sofort vor der Herausforderung, genügend Ressourcen der richtigen Leistungsfähigkeit im Tester zu haben. Bei klassischen Ansätzen wird das mit mehr Einsteckmodulen für den Tester erreicht. Der hat dann aber schnell nicht mehr genügend Platz. Also fährt man den Kompromiss und testet z. B. analoge Schnittstellen nicht parallel, sondern seriell. Serielles Testen erhöht die Testzeit dramatisch und damit gehen MSE und Durchsatz nach unten.

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