Serielle High-Speed-Datenübertragung FPGA-Implementierung eines PCI-Express-Systems

In den letzten Jahren hat sich die schnelle serielle Datenübertragung als wichtiges Kriterium in der Anbindungstechnik herauskristallisiert und sich mehr und mehr in Chip-zu-Chip-, Chip-zu-Modul- und Backplane-Anwendungen etabliert. Jetzt drängt sie auch in kostenkritische Applikationen vor, unterstützt von FPGAs mit integrierten schnellen Transceivern und effizienten Tools.

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Ein Protokoll, das sich immer größerer Popularität bei Multigigabit-Verbindungen erfreut ist PCI Express (PCIe), ursprünglich 2002 von Intel für PC-Anwendungen entwickelt. Seitdem findet PCIe aber auch immer mehr Verbreitung in Applikationen außerhalb des PCs. In einigen kostenkritischen Anwendungen wie in Drucker-Controllern, in der Videoüberwachung oder in tragbaren medizinischen Geräten steht jedoch PCIe immer noch am Anfang der Marktdurchdringung, da die Hardwarekosten erst langsam auf ein entsprechendes Niveau sinken.

Die Funktionalität, die bisher von einem externen PHY mit Kosten von mehr als 10 € für eine Single-Lane-Übertragung (x1) für PCIe Gen 1 (2,5 GBit/s) angeboten wurde, kann jetzt als Hard-IP in ein FPGA implementiert werden, das PCIe Gen1 mit bis zu 8 Lanes unterstützt – mit mehr Funktionalität und Bandbreite ohne zusätzliche Kosten. Damit stellt sich die Frage, wie diese kostenneutrale zusätzliche Funktion in einem schnellen Transceiver-basierten Design genutzt werden kann. Im Folgenden wird die einfache Implementierung eines Endpunkt-Systems für PCIe Gen 1 in einem FPGA beschrieben.

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