FPGA-Implementierung eines PCI-Express-Systems

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Die Low-Power-Transceiver und der 40-nm-Prozess mit einer Core-Spannung von nur 0,9 V tragen zu einer geringen Leistungsaufnahme bei. Wenn die Transceiver mit 3,75 GBit/s laufen, werden nur 100 mW benötigt. Der integrierte PCIe Hard-IP-Block vereinfacht die Implementierung von PCIe-Links. Die Arria-II-GX-Familie ist für Kunden ausgelegt, die ihre Systembandbreite und Design-Funktionalität erhöhen wollen, während die Kosten gesenkt werden sollen. Die Baureihe eignet sich für die Bereiche Video-Überwachung, GPON, IP-DSLAMs oder Remote Radio Heats (RHHs).

Transceiver-Block für PCI-Express-Implementierung: bis zu acht Vollduplex-Kanäle

Das erste Schlüsselelement in diesem PCIe-Endpunktsystem ist der Transceiver-Block, der den PHY der schnellen seriellen Verbindungsarchitektur bereitstellt. Er besteht aus vier Vollduplex-Transceiverkanälen, einer CCU (Central Control Unit) und zwei CMUs (Clock Management Units). Bild 1 zeigt den entsprechenden Baustein mit zwei Transceiverblöcken, die bis zu acht Vollduplex-Transceiverkanäle bieten.

Die Kanäle können für einen gebündelten Kanalbetrieb wie PCIe x8 verbunden werden. Die CCU beinhaltet spezielle Zustandsmaschinen für Funktionen wie Initialisierung, Statusmeldung und De-Skew, während jeder CMU-Block eine PLL enthält, die den Takt für den Transceiver-Block erzeugt.

Hinter dem Transceiverblock befindet sich ein Embedded-PCIe-Hard-IP-Block. Dessen Funktion ist mit dem Transceiverblock über ein internes physikalisches Interface für PCIe (PIPE) verbunden. Der IP-Block unterstützt PCIe Gen 1 mit x1-, x2-, x4- und x8-Konfigurationen. Er unterstützt Root- und Endpunkt-Anwendungen. Ein Root-Baustein verbindet den Prozessor und das Speicher-Subsystem mit der PCIe-Schaltfabrik und generiert Transaktionsanforderungen für den Prozessor, während Endpunkt-Bausteine PCIe-Transaktionen komplettieren oder anfordern (z.B. Gigabit Ethernet Controller mit einem PCI-Express-Systeminterface).

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