Standardisierung von Multilayer-Aufbauten FED/VdL-Projektgruppe Design gibt Empfehlungen für Lagenaufbau und Materialauswahl von Multilayern

Autor / Redakteur: Wolfgang Kühne* / Claudia Mallok

Ausgehend von der Zielsetzung Multilayer-Aufbauten zu harmonisieren, hat die FED/VdL-Projektgruppe Design generelle elektrische Anforderungen an eine Mehrlagenschaltung mit den Fertigungsbedingungen abgeglichen. Entstanden sind Empfehlungen für den Aufbau und Materialien von 4-, 6-, 8- und 10-Lagen-Multilayern, die Leiterplattenhersteller sicher produzieren können.

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Die gemeinsame FED/VdL-Projektgruppe Design hat sich das Ziel gesetzt, Multilayeraufbauten zu harmonisieren, da immer wieder der Wunsch nach Standardisierung von Mehrlagenleiterplatten aufkommt. Dieser Wunsch lässt sich allerdings unter den sich ständig erweiternden Anforderungen und Variationsmöglichkeiten nur noch sehr eingeschränkt realisieren. Das Ziel war, die generellen elektrischen Anforderungen an eine Mehrlagenschaltung mit den Fertigungsbedingungen zu verknüpfen.

Aus einer Vielzahl, von verschiedenen Herstellern gefertigter Multilayer, wurde eine Teilmenge gesucht, die hinsichtlich Technologie und Materialqualifikation alle in der Projektgruppe eingebundenen Leiterplattenhersteller sicher herstellen können.

Empfehlungen für Lagenaufbau und Fertigung

25. Arbeitstreffen der Projektgruppe Design (v.l.n.r.): Wilhelm Lobner (AT&S), Gerhard Gröner (FED), Rainer Asfalk (Mentor Graphics), Rainer Taube (Taube Electronic), Wolfgang Kühne (Mittelstaedt Elektronik), Werner Fink (E.G.O.), Arnold Wiemers (ILFA), Markus Biener (Zollner Elektronik), Jens Kaufhold (Würth Elektronik), Peter Trnuz (VdL), Johann Hackl (Häusermann). Im Jahr 2000 gründeten die Fachverbände FED und der VdL eine gemeinsame, paritätisch besetzte Projektgruppe, die sich das Ziel setzte, die Schnittstelle zwischen den Entwicklungs- und Fertigungsbereichen zu optimieren. (Archiv: Vogel Business Media)

Die Projektgruppe Design empfiehlt jedoch auch die unten vorgestellten Lagenaufbauten bezüglich Materialverfügbarkeit und Herstellungsmöglichkeit gerade in Bezug auf die Lochkombination und Leiterbildstruktur mit dem jeweiligen Leiterplattenhersteller abzustimmen. Aufgrund unterschiedlicher Pressparameter und Materialhersteller werden auch die Lagenabstände von den hier dargestellten Angaben leicht abweichen.

Um Verwindungs– und Verwölbungserscheinungen zu minimieren sind die Lagenaufbauten symmetrisch ausgeführt. Die daraus resultierenden Lagenaufbauten wurden in den nachfolgenden Darstellungen vereinheitlicht.

Um den Designern impedanzkritischer Leiterplatten eine grobe Einschätzung der Leiterbahnbreiten für die Realisierung von Impedanzen von 50 und 100 Ω zu geben, wurden häufig vorkommende Lagensequenzen für Signal- und Power/Ground–Lagen angenommen. Die eingesetzte Software hat dabei die Berechnung der Impedanzen unterstützt und die Lagenabstände und Leiterplattendicke nach dem Verpressen des Multilayers berechnet.

Durch die angewendete Software MLB werden die Lagenaufbauten in zwei unterschiedlichen Grafiken dargestellt. In dem oberen Teil werden die Materialien benannt und deren Dicken nach dem Verpressen angegeben. Die elektrischen Lagen werden benannt und Impedanzwerte angegeben.

Beschreibung des dargestellenten Lagenaufbaus

(Archiv: Vogel Business Media)

Die nebenstehende Grafik zeigt einen Lagenaufbau für einen 6-Lagen-Multilayer der Stärke 1446 µm.

„Signal Z=50R@330, Z=100R@150/200“ bedeutet, dass diese Lage als Signallage benannt wurde. Eine Microstrip-Leitung mit einer Fußbreite von 330 µm ergibt eine Impedanz von ca. 50 Ω. Ein differenziell ausgelegtes Leitungspaar von jeweils 150 µm Breite in einem Abstand von 200 µm verlegt ergibt eine Impedanz von ca. 100 Ω.

Die aufgeführten Leiterbahnbreiten/-Abstände gelten für Basismaterialien mit einem εr-Wert von ca. 4,3. Für einen höhereren εr-Wert von 4,7 gelten bei diesen Beispielen ca. 10% verringerte Leiterbahnbreiten.

Die elektrischen Eigenschaften (Impedanzen) der Leiterplatte sind abhängig vom konkret eingesetzten Basismaterial. Wenn wegen höherer Löttemperaturen auf thermisch beständigere Materialien gewechselt werden muss, sind die sich ändernden elektrischen Eigenschaften des Materials zu berücksichtigen. Bei den temperaturbeständigeren phenolisch gehärteten Basismaterialien unterscheidet sich Epsilon R gegenüber Dicy gehärteten Materialien um ca. 15% (Beispiel: Nan Ya NP-140 bei 1GHz 4,13 <> Matsushita R-1566 4,7 bei 1 GHz)

Querschnitt durch den Multilayer

Im unteren Teil werden Grafiken gezeigt mit simulierten Querschliffen durch die Multilayer. Lagenabstände, Kupferstärken, Pads und Lochdurchmesser sind maßstäblich dargestellt und geben somit einen Eindruck über den Aufbau des Multilayers. Prepregs sind gelb, Kernmaterialien grün dargestellt. Die Durchmesser der Durchgangslöcher wurden jedoch nicht angegeben. Auf die Darstellung des Lötstopplacks wurde in diesem Fall verzichtet. Der Lötstopplack muss aber in der Impedanzberechnung der Außenlagen berücksichtigt werden.

Bohrdurchmesser von nicht Blind Vias sind nicht maßstabsgerecht und sollten eine Aspekt-Ratio von 1:8 (Aspekt-Ratio = Bohrerdurchmesser/Bohrtiefe) nicht überschreiten. Mit Ausnahme der Lochdurchmesser, die in mm genannt werden, sind alle Werte in µm angegeben.

Weitere Aufbauten für 4-, 6-, 8- und 10-Lagen-Multilayer hat das Projektteam in einem PDF zusammengestellt. Hier können Sie das PDF herunterladen: PDF

*Wolfgang Kühne, Mittelstädt Elektronik Leiterplattentechnik in Berlin

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