Parallel-Test mehrerer Waver-Elemente Entscheidungskriterien für parallele parametrische Testmethoden

Mit parallelem Testen mehrerer Wafer-Elemente lässt sich der Testdurchsatz erhöhen. Im Gegensatz zu einem sequenziellen Test der Bauteile wird dieser mithilfe von automatischen oder halbautomatischen Waferprobern an parametrischen Testsystemen angeschlossen. Für den parallelen parametrischen Test gibt es zwei grundlegende Strategien mit Vorteilen und Einschränkungen.

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Die einfachste Definition eines parallelen parametrischen Tests ist eine Strategie auf Wafer-Ebene, die eine gleichzeitige Ausführung von mehreren Tests und Teststrukturen vorsieht. Ein paralleler Test bietet der Fab die Möglichkeit, entweder den Wafer-Testdurchsatz zu erhöhen oder die gewonnene Zeit zu nutzen, um mehr Daten zu erfassen und dadurch einen besseren Einblick in die Produktionsprozesse zu erhalten.

In den meisten Fällen befinden sich die parallel-getesteten Strukturen innerhalb einer einzigen Test Element Group (TEG). Erst wenige führende IC-Hersteller testen bereits Teststrukturen in unterschiedlichen TEGs gleichzeitig. Die zur Verfügung stehende Verarbeitungszeit und Testkapazität muss nicht brach liegen.

Der Controller des parallelen Testers verbindet die Ausführung der verschiedenen Tests so, dass Verarbeitungszeit und Testkapazität maximal genutzt werden. Bei entsprechendem Design reduziert der Multi-Threaded-Ansatz (Thread: Der Kontext und Code-Pfad, in dem eine Programmausführung stattfindet, vom Anfang bis zum Ende einer Reihe von Aufgaben) die Ausführungszeit mehrfacher Tests auf mehreren Strukturen auf wenig mehr Zeit, als der längste Test in der Sequenz benötigt.

Vergleich paralleler versus konventioneller sequenzieller Test

Der Durchsatzvorteil parallel ablaufender Tests lässt sich mit dem konventionellen Verfahren eines parametrischen Tests vergleichen, in der jeder Test in der Sequenz zuerst fertig gestellt werden muss, bevor der nächste beginnt. Die Gesamttestzeit für ein individuelles TEG entspricht ungefähr der Summe der Testzeiten für die individuellen Testbauteile, plus der Verzögerungen aufgrund der nicht unerheblichen Schaltzeiten. Aktuelle parametrische Testsysteme können mit bis zu acht Source-Measure-Units (SMUs) ausgestattet werden, wobei die meisten Systeme weniger installiert haben.

Ein mit acht SMUs ausgerüsteter Tester, der beispielsweise Widerstände misst, soll als Beispiel dienen. Dabei wird nur eine SMU für die zwei Knoten benötigt. In diesem Fall würden sieben SMUs stillstehen. Durch einen parallelen Test und den Einsatz aller verfügbaren Testerressourcen für eine gleichzeitige Messung mehrerer Bauteile kann der Tester ausgelastet und gleichzeitig der Durchsatz erhöht werden.

Bild 1 zeigt den Unterschied des Zeitaufwands beim Durchlauf einer Reihe von sequenziellen Tests gegenüber der parallelen Ausführung. Im Idealfall starten die parallelen Tests gleichzeitig und die Threads laufen ohne Verzögerung ab. In der Praxis treten Verzögerungen bei den Startzeiten aufgrund von Latenzzeiten im Prober, Controller oder im parametrischen Tester auf.

Im sequenziellen Modus laufen die einzelnen Tests hintereinander synchronisiert ab. Die nächste Testfolge beginnt, sobald der vorhergehende Test abgeschlossen ist. Die parallel getesteten Bauteile können sowohl homogen als auch heterogen sein. Zum Beispiel lassen sich zwei Transistoren, ein Widerstand und eine Diode mit unterschiedlichen Connect-Force-Measure-Sequenzen parallel messen.

Die Bilder 2a und 2b veranschaulichen den Unterschied zwischen dem sequenziellen Modus und einem parallelen Test innerhalb eines TEG. Bild 2b verdeutlicht, wie der parallele Testmodus die verfügbaren Instrumentenressourcen maximal auslastet (SMUs, Signalgeneratoren). Mithilfe von parallelen Tests lassen sich entweder die Testzeiten signifikant reduzieren oder mehr Daten innerhalb eines vorgegebenen Zeitrahmens erfassen.

Parallele Tests erlauben mehrere Threads

Eine unabhängige und asynchrone Messung wird bei gleichzeitig arbeitenden Instrumenten eingesetzt, wobei der Startzeitpunkt vernachlässigt werden kann. Bei der Zuordnung der Instrumentenressourcen zu anderen Tests oder Threads sind einige wichtige Aspekte zu berücksichtigen. Bei parallelen Tests können die einzelnen Testroutinen gleichzeitig und/oder nacheinander in mehreren Threads während des übergeordneten Testprogramms ausgeführt werden. Mit dem Immediate-Resource-Recycling wird eine asynchrone parallele Teststrategie beschrieben.

Bei dieser Strategie sind die Instrumentenressourcen, die nach dem Ablauf eines Tests in einem Thread frei werden, in einem anderen Test im gleichen oder anderen Thread sofort verfügbar (Bild 3a). Allerdings muss darauf geachtet werden, dass es nicht zu einer Interaktion der Bauteile und damit zu fehlerhaften Daten kommt.

Mit der zweiten parallelen Testmethode, Thread-Synchronisation, lassen sich die Testfolgen gleichzeitig in unterschiedlichen Threads starten (Bild 3b). Sind alle Tests innerhalb der Threads abgeschlossen, werden die Ressourcen und Pins neu zugewiesen.

Mit der Thread Synchronisation werden Bauteil-Interaktionen während des parallelen Tests berücksichtigt und sichergestellt, dass damit richtige Daten erfasst werden. Dies ist besonders wichtig, wenn eine parallele Teststrategie für bestehende Teststrukturen und TEG-Layouts entwickelt wird. Es empfiehlt sich daher, die Ergebnisse eines ersten parallelen Tests bei einem bestehenden Wafer mit den Ergebnissen der bislang sequenziell abgelaufenen gleichen Tests zu vergleichen.

Datenintegrität sicherstellen und Schutz beim Testablauf

Fabs setzten auf eine Thread-Synchronisation, um die Datenintegrität sicherzustellen. Thread-Synchronisation bietet zudem Schutz, falls die Tests in einer besonderen Sequenz ablaufen müssen. Ein Beispiel ist der Test BV1 in Bild 3a. Normalerweise dauern Tests bei fehlerhaften Bauteilen länger als bei fehlerfreien. Dauert der Test BV1 bei einem fehlerhaften Bauteil länger und ein AC-Signal, eine Substratspannung oder ein anderes Störsignal wird angelegt, dann wird die Testgenauigkeit von Vt1 beeinträchtigt, wenn das Ende von BV1 in den Anfangsbereich von Vt1 hineinreicht. Diese Art von potentieller Bauteilbeeinflussung ist während der Testprogrammierung äußerst schwierig zu prognostizieren und zudem fast unmöglich zu evaluieren und zu debuggen. Besonders wenn die Testingenieure bei einem Wafer-Probelauf mit anormalen Daten konfrontiert werden. Die Los-Disposition kann dadurch komplizierter werden. Ein paralleler Test mit Thread-Synchronisation ist einfacher und deterministischer, was die Implementierung und die Ergebnisanalyse betrifft.

Eine weitere Überlegung gilt der Ressourcenzuweisung eines parametrischen Testers. Die Instrumente und Pins werden dem Thread zugeordnet, der diese als erstes nutzt. Die parallel laufenden Programme können die Instrumente, welche die unterschiedlichen Signal- und Messbedingungen vorgeben, nicht gemeinsam nutzen. Ebenso lassen sich auch die Pins nicht gemeinsam nutzen, außer wenn es sich um feste Vorspannungs- oder Masse-Pins handelt, die innerhalb des übergeordneten Testablaufs definiert werden. Sobald einzelne Tests in einem Thread abgeschlossen sind, können die Instrumente und Pins wieder freigegeben und vom nächsten Thread und Test belegt werden.

Werkzeug optimiert Ergebnisse

Durch die Korrelation der Ergebnisse von parallel gegenüber sequenziell ablaufenden Testprogrammen für bestehende Bauteil-Layouts lässt sich schnell feststellen, ob es ungünstige Beeinflussungen gibt. Mit dem Tool pt_execute ist ein Umschalten zwischen sequenziellen und parallelen Testmodi möglich, um die Analyse der Durchsatzverbesserung zu vereinfachen und um Korrelationsprobleme aufzuspüren. Das Werkzeug wurde mittlerweile in die parametrische Testersoftware Keithley KTE 5.2.0 und die folgenden Versionen integriert. Zum Beispiel erfasst die Software automatisch die Hardware-Konfiguration der parametrischen Tester und gruppiert die Tests auf der Basis der verfügbaren Instrumentenressourcen.

Obwohl die parallele Ausführung eines Teils einer Gruppe von Tests eine Durchsatzverbesserung ermöglicht, lassen sich so nicht alle potenziellen Zeiteinsparungen erreichen. Zum Beispiel ist es entscheidend, die Tests mit ähnlichen Testzeiten zu gruppieren, um maximal von einem parallelen Test auf der Basis der Thread-Synchronisations-Strategie zu profitieren (Bild 4).

Weitere Faktoren, welche die Testzeit beeinflussen, sind das Bauteil-Layout, das TEG-Layout und Sub-Site-Tests. Außerdem muss die Datenkommunikationsarchitektur des parametrischen Testers berücksichtigt werden. Im Falle des Parametertesters Modell S680 von Keithley unterstützt ein paralleler Test gegenwärtig maximal neun Threads: acht VXI-Kommunikations-Threads und ein GPIB-Kommunikations-Thread.

*Randall Lee ist Senior Industry Market Manager in der Semiconductor Test Group bei Keithley Instruments in Cleveland/USA.

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