3D-IC-Design Die Tür zu STCO öffnen: Hierarchische Geräteplanung

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Der Artikel beschreibt eine Methodik, die es IC-Entwicklerteams ermöglicht, komplexe Multi-Chiplet-Packages frühzeitig im Designzyklus zu partitionieren.

Die heterogene Integration mehrerer Chiplets in einer einzigen Packaging-Plattform ist für viele leistungsstarke Marktsegmente wie KI, Hyperscaler, High-Performance-Computing, Cloud-Rechenzentren, neuronale Prozessoren und sogar autonome Fahrzeuge von entscheidender Bedeutung.

Die erhöhte Designkomplexität hat zu einem sprunghaften Anstieg der Komplexität der Bauelemente und der Anzahl der Pins geführt. Sie erfordert einen Designansatz auf Systemebene, der iterative multiphysikalische Analysen bereits während der Layoutplanung nutzt und die Optimierung der Chiplets, der Interposer und des Packaging-Substrats unterstützt, um PPA- und Kostenziele zu erreichen. Dadurch werden die Hürden für den Projekterfolg deutlich gesenkt.

Die Anzahl der Gehäuse-Pins ist von etwa 100.000 oder weniger noch vor wenigen Jahren auf über 50 Millionen Pins in modernen Designs angestiegen. Prognosen deuten darauf hin, dass sich diese Zahlen in den nächsten Jahren möglicherweise verzehnfachen werden – mit tiefgreifenden Auswirkungen auf alle Facetten des Halbleiterökosystems.

Eine Lösung, die diese komplexen Verflechtungen in überschaubare Einzelteile zerlegen kann, ist nicht nur von Vorteil, sondern unverzichtbar. Dabei zeichnet sich die hierarchische Geräteplanung (Hierarchical Device Planning, HDP) als entscheidende Methodik ab, die speziell zur Aufteilung anspruchsvoller Designherausforderungen in zugänglichere, überschaubare Einzelsegmente entwickelt wurde und einen strategischen Weg durch diese komplexe Landschaft bietet. Die HDP als solche ermöglicht mit intelligenten Pin-Bereichen eine robustere und flexiblere System-Technologie-Co-Optimierung (STCO).

In diesem Artikel wird nachdrücklich für einen Prozess plädiert, bei dem bereits in den Anfangsphasen Angaben zur IC-Partitionierung an die Prototypherstellung der Gehäuse weitergeleitet werden. Dadurch ist eine sofortige Analyse der physikalischen Auswirkungen möglich. Die HDP geht dieses Problem direkt an, indem sie etablierte hierarchische Designtechniken in den Bereich des hochmodernen IC-Packaging integriert und als solches eine robustere und flexiblere STCO ermöglicht. Dieser Ansatz ist zur Beherrschung der komplizierten Schnittstellenkonnektivität, die für Gehäuseversionen aus zahlreichen kleineren Bausteinen typisch ist, von entscheidender Bedeutung.

Aus der Prototypherstellung der Gehäuse abgeleitete Lösungen werden dann, gesteuert durch eine multiphysikalische Analyse, an die Siliziumteams zurückgemeldet. Diese Rückmeldungsschleife hilft bei der IP-Partitionierung und versetzt IC-Entwicklungsteams in die Lage, fundiertere Entscheidungen in einer Phase zu treffen, in der die Partitionierung noch geändert werden kann. Auf diese Weise werden die Kosten für die Behebung von Problemen minimiert, die entstehen, wenn die Entwicklung zu weit fortgeschritten ist.

STCO ist der Schlüssel zu 3D-IC

Da die wirtschaftlichen Vorteile der Transistorskalierung nicht mehr universell anwendbar sind, setzt die Halbleiterindustrie zunehmend auf innovative Packaging-Technologien zur Erfüllung der Systemskalierungsforderungen und zur Senkung der Gesamtsystemkosten. Diese strategische Wende hat zur Entstehung von STCO geführt, einem Ansatz, bei dem ein monolithisches System-on-Chip (SoC) in kleinere Funktionsmodule oder Chiplets zerlegt wird. Diese Chiplets können dann von verschiedenen Teams asynchron entwickelt und anschließend mit hochmodernen Packaging-Technologien in ein größeres, äußerst flexibles System integriert werden.

Eine frühzeitige Planung der Systempartitionierung und -integration übt einen wesentlichen Einfluss auf die physikalische Implementation in verschiedenen kritischen Bereichen aus, wie Power- und Signalintegrität, thermische Leistung, Gehäuseverformung und mechanische Belastung. Eine unzureichende Berücksichtigung dieser Aspekte während der frühen Entwurfsphasen kann zu katastrophalen Produktfehlern führen. Während der frühzeitigen Partitionierung sind die physikalischen Auswirkungen einer gewählten Partitionierungsoption nicht sofort erkennbar. Da detaillierte Simulationen aufgrund fehlender granularer Designinformationen noch nicht möglich sind, können schnelle, näherungsweise Analysen kritische Erkenntnisse liefern und dazu beitragen, potenzielle Probleme zu identifizieren, bevor sie tief in das Design eingebettet werden.

Die STCO bietet zahlreiche Vorteile, darunter die Möglichkeit für Designteams, gleichzeitig und dennoch asynchron zu arbeiten und optimale Prozesse für jedes Designfragment zu nutzen. Dieser verteilte Ansatz bringt jedoch auch Herausforderungen mit sich. Die Daten aus all diesen Einzelfragmenten müssen in der Packaging-Planungsphase zusammengeführt werden, in der die disaggregierten SoC-Funktionsblöcke zusammengesetzt und Packaging-Optionen bewertet werden. Die Art und Weise dieser Designpartitionierung wirkt sich direkt auf die Machbarkeit und die Kosten des endgültigen Gehäuses aus. Häufig treffen Halbleiter-Entwicklungsteams, denen nachgelagerte Einblicke oder die Möglichkeiten zur Bewertung der Auswirkungen ihrer Entscheidungen auf das Gehäuse fehlen, unbeabsichtigt Partitionierungsentscheidungen, die die Package-Integration erschweren.

Die wichtigste Herausforderung besteht anschließend darin, diese Designfragmente effizient in einen anfänglichen Gehäuse-Prototyp zu reintegrieren. Dieser Prototyp muss genügend Informationen enthalten, um die multiphysikalische Analyse zu erleichtern und dadurch den Partitionierungsprozess zu lenken. Eine solche Analyse liefert entscheidende Informationen, die Halbleiter-Entwicklungsteams in die Lage versetzen, fundierte Entscheidungen zu treffen. Weiterhin können sie zu einem Zeitpunkt, zu dem die Kosten für eine Änderung noch niedrig sind, Partitionierungsentscheidungen überdenken.

HDP ist der Schlüssel zu STCO

Ein Eckpfeiler einer effektiven STCO ist die Fähigkeit, in einer sehr frühen Phase des Designzyklus Multi-Domain-Analysen durchzuführen, zum Beispiel zur Signal-, Power- und Leistungsintegrität, thermischen Leistung und mechanischen Belastung. Dazu müssen die Entwickler in der Lage sein, schnell Pläne der Kontaktpunkte für ein Gehäuse zu erstellen und Chiplets präzise im 3D-Raum zu platzieren.

Die HDP ermöglicht es, schnell eine Prototypkonfiguration für ein Gehäuse zu erstellen und sofort eine Analyse zur Unterstützung von Designentscheidungen durchzuführen. Eine so frühzeitige Analyse deckt häufig Probleme auf, die ein vollständiges, überaus kostspieliges Redesign erfordern würden, wenn sie – wie bisher üblich – erst nach der Layoutphase entdeckt werden würde. Mit HDP werden diese Probleme frühzeitig erkannt, sodass Korrekturmaßnahmen ergriffen werden können, wenn die Änderungskosten minimal sind – eines der grundlegenden Prinzipien einer „Shift Left“-Strategie.

Über den hierarchischen Charakter hinaus bietet HDP durch seine parametrischen Fähigkeiten einen wesentlichen Vorteil. Mithilfe dieser Parametrisierung können Entwickler Arrays von Kontaktpunkten schnell neu definieren, um während der Simulation identifizierte Probleme zu beheben. Beispielsweise lassen sich Parameter wie Abstand, Muster, Form oder Größe der Kontaktpunkte oder sogar die Zuordnung von Kontaktpunkten zu Stromversorgungs- und Massekontaktnetzen verändern. Durch einfache Anpassung der Parameter für ein oder mehrere Kontaktpunkt-Array-Bereiche wird das Design automatisch aktualisiert und für den nächsten Simulationslauf vorbereitet. Dieser iterative Prozess, der früher Tage oder Wochen in Anspruch nehmen konnte, dauert nun nur noch Sekunden. Diese Effizienz ermöglicht es Entwicklern, schnell Prototypen von Gehäusen zu erstellen, Analysen durchzuführen, Designänderungen umzusetzen und in einer kontinuierlichen Schleife erneut zu simulieren, bis optimale Ergebnisse erzielt werden.

Es ist wichtig klarzustellen, dass der absolute Genauigkeitsprozentsatz der Simulation bei der anfänglichen prädiktiven Analyse kein vorrangiges Anliegen darstellt. Vielmehr muss die Analyse ausreichend genau sein, um dem Entwickler bei der Auswahl des am besten geeigneten Ansatzes aus mehreren realisierbaren Alternativen als Orientierungshilfe zu dienen. Diese frühzeitige Orientierungshilfe erleichtert STCO in einer Phase, in der wesentliche Designänderungen zu minimalen Kosten umgesetzt werden können. HDP ist daher entscheidend, um diesen agilen Designflow zu ermöglichen.

Eine wesentliche Herausforderung bei hochmodernen Package-Strukturen besteht darin, kleinere Funktionsbereiche innerhalb eines Gehäuses zu optimieren und diese optimierten Blöcke anschließend in verbesserten Designs wiederzuverwenden. Die HDP geht dieses Problem direkt an, indem sie etablierte hierarchische Designtechniken – schon lange ein wesentliches Merkmal des Chipdesigns – in den Bereich des hochmodernen IC-Packaging integriert. Dieser Ansatz ist entscheidend für die Verwaltung der komplexen Schnittstellenkonnektivität, die mit Gehäusen verbunden ist, die aus zahlreichen kleineren Bauelementen bestehen. Vor der vollständigen Einführung einer hierarchischen Designimplementierungsstrategie ist es jedoch entscheidend, die einzigartigen Herausforderungen des IC-Packagings anzuerkennen. Insbesondere ist zu berücksichtigen, dass hierarchische Layoutpläne der obersten Ebene oft einen eigenen Satz von Signalen für jede Instanz eines platzierten Bauelements erfordern.

Es darf nicht vergessen werden, dass ein Gehäuse jetzt mehrere Designs umfasst, die gemeinsam heterogen integriert sind, damit sie insgesamt besser funktionieren als die Summe ihrer Einzelbausteine, unter anderem Chiplets, Interposer, Siliziumbrücken und andere Bauelemente. Wenn die Entwickler sich bei so komplexen Baugruppen auf herkömmliche, unverbundene Techniken stützen, birgt dies ein inakzeptabel hohes Fehlerrisiko, das eine Umstellung auf eine besser synchronisierte und integrierte Designtechnik verlangt.

Genau hier führt HDP ein neues Paradigma ein und unterstreicht die Notwendigkeit robuster, fehlerverhindernder Techniken und Tools gleich von Beginn an. Die Kerninnovation von HDP liegt in der Möglichkeit, hierarchisch parametrierte Bereiche von Bauelemente-Pins zu definieren. Anstatt sich mit den Details jedes einzelnen Pins und seiner Konnektivität zu beschäftigen, können Entwickler nun mit diesen abstrakten, hierarchisch definierten Bereichen arbeiten. So können sie das Gesamtlayout des Gehäuses auf einer höheren Abstraktionsebene planen, entwickeln, analysieren und optimieren sowie die detaillierten Überlegungen auf Pinebene so lange aufschieben, bis diese wirklich notwendig sind.

Ein wesentlicher Vorteil dieses Ansatzes ist die automatische Synthese aller Pins entsprechend der innerhalb dieser definierten Bereiche gesetzten Parameter. Gehäuse-Entwickler sind mit den häufigen Designänderungen, die während des gesamten Entwicklungsprozesses auftreten, bestens vertraut. Bei der HDP können sie einfach die relevanten Parameter eines Bereichs ändern. Das System aktualisiert dann die Schaltung automatisch. Diese Funktion spart Tage oder sogar Wochen an Entwicklungsaufwand. Sie stellt einen entscheidenden Fortschritt hinsichtlich der Effizienz und Reaktionsfähigkeit bei Designiterationen dar.

HDP und STCO verwalten

Chiplets bieten eine modulare Lösung mit kleineren, praktischen Bauelementen, die über standardisierte Schnittstellen kommunizieren und so eine flexiblere und kostengünstigere Systemintegration ermöglichen. Mit fortschrittlichen Tools und Methoden können Entwickler die Komplexität von 3D-ICs und heterogener Integration effektiver bewältigen und die erfolgreiche Realisierung elektronischer Systeme der nächsten Generation sicherstellen. Die IC-Portfoliolösung Innovator3D von Siemens ist ein Beispiel für diesen integrierten Ansatz. Sie unterstützt Entwickler von der anfänglichen Planung und Optimierung bis hin zur detaillierten Analyse und dem Layout des Gehäuses.

Ein wichtiger Bestandteil dieser Lösung ist ein robustes Datenmanagement für laufende Arbeiten. Die schiere Menge an Daten, die in ein modernes Gehäusedesign einfließen, erfordert eine sorgfältige Nachverfolgung, um sicherzustellen, dass die richtigen Versionen aller Dateien verwendet werden. Wenn etwa eine aktualisierte Verilog-Datei nicht importiert wird, kann dies zur Herstellung eines fehlerhaften Gehäuses führen. Automatisierte Nachverfolgungs- und Fehlererkennungsmechanismen sind unerlässlich, um die zahlreichen potenziellen Fehlerquellen zu mindern. Durch die Integration dieser Funktionen in eine einheitliche, KI-gestützte Benutzererfahrung sind Lösungen wie die Innovator3D-IC-Lösungssuite für Designer intuitiv und effizient einzusetzen und zu nutzen.

Eine frühzeitige Systempartitionierung und Integrationsplanung haben tiefgreifende Auswirkungen auf die physikalische Implementierung in kritischen Bereichen wie Leistungs- und Signalintegrität, thermische Leistung, Gehäuseverformung und mechanische Beanspruchung. Werden diese Aspekte ineffektiv gehandhabt, kann dies zum vollständigen Funktionsausfall des Produkts führen. Während des ersten Partitionierungsprozesses werden die physikalischen Folgen verschiedener Optionen nicht sofort sichtbar. Auch wenn detaillierte Simulationen bisher nicht möglich sind, können schnelle Näherungsanalysen entscheidende Erkenntnisse liefern und helfen, potenzielle Probleme frühzeitig zu erkennen.

Durch die aktive Suche und Einführung neuer fortschrittlicher Tools und Methoden, die STCO-, HDP- und 3D-IC-Standards unterstützen, können Entwickler die Komplexität von 3D-ICs und heterogener Integration effektiver bewältigen und die erfolgreiche Realisierung elektronischer Systeme der nächsten Generation sicherstellen. Im Wesentlichen ermöglicht dieser Ansatz eine frühere, strategischere Entscheidungsfindung und verkörpert die „Shift Left“-Philosophie, die Teams dabei unterstützt, die Innovationen von morgen bereits heute zu realisieren.

Weitere Informationen zu diesen beiden Technologien liefert folgender Artikel von Siemens: Hierarchische Geräteplanung: Mit STCO die Feinheiten von 3D-ICs navigieren. (sb)

* Todd Burkholder ist Senior Editor bei Siemens DISW. Er arbeitet seit über 25 Jahren als Redakteur, Autor und Ghostwriter mit internen und externen Kunden zusammen, um Print- und Digitalinhalte für eine breite Vielfalt von EDA-Technologien zu kreieren. Todd begann seine Karriere 1992 im Bereich Marketing für Hochtechnologien und weitere Branchen, nachdem er einen Bachelor of Science an der Portland State University und einen Master of Arts an der University of Arizona erworben hatte.

* Per Viklund ist System Architect Director bei Siemens EDA und verantwortlich für IC-Packaging und HF/Mikrowellen-Technologien. Er verfügt über mehr als 40 Jahre Erfahrung im Bereich Elektronikdesign und EDA und hat sich in den letzten 30 Jahren bei EDA auf High Density Advanced Packaging (HDAP) und RF/Mikrowellendesign konzentriert. Per hat mehrere Publikationen zu RF, IC-Packaging und Package Co-Design veröffentlicht.

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