Serielle Datenschnittstellen Der Schnittstellenstandard JESD204 für A/D-Wandler

Die serielle Datenschnittstelle JESD204 wurde 2006 entwickelt, um Daten zwischen Wandlern und Empfängerbausteinen schneller und besser zu übertragen. Zwei Revisionen sorgten dafür, dass der Standard auch zur aktuellen Wandlertechnologie passt.

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Bei A/D-Wandlern findet derzeit eine Migration von parallelen LVDS- und CMOS-Digitalschnittstellen hin zum seriellen, von der JEDEC entwickelten, JESD204-Schnittstellenstandard statt. Aufgrund der höheren Auflösungen und Geschwindigkeiten von Wandlern sind heute wirksamere Schnittstellen als bisher erforderlich. Der Standard JESD204 bietet die gewünschte Effizienz sowie mehrere Vorteile hinsichtlich Geschwindigkeit, Platzbedarf (Pinzahl) und Kosten. Entwicklungen mit den schnelleren JESD204-Schnittstellen können mit den hohen Abtastraten moderner Wandler problemlos Schritt halten.

Ferner lässt sich bei Wandlern mit JESD204-Schnittstellen die Zahl der Anschlüsse am Gehäuse reduzieren und somit Gehäuse mit kleineren Abmessungen verwenden. Dies spart Leiterbahnen auf dem Board, vereinfacht die Entwicklung und schont das Budget. Der JESD204-Standard ist auch auf einfache Weise skalierbar und kann somit an künftige Anforderungen angepasst werden. Zwei Revisionen, die der Standard seit seiner Einführung 2006 bereits durchlaufen hat, verdeutlichen dies.

Während der JESD204-Standard von Wandlerherstellern und Anwendern eingesetzt wurde, hat er einige Änderungen erfahren und wurde mit neuen Leistungsmerkmalen ausgestattet. Diese erhöhen die Effizienz und vereinfachen die Implementierung. Der JESD204-Standard gilt für A/D- und D/A-Wandler. Der Fokus dieses Beitrags liegt jedoch auf A/D-Wandlern.

Im April 2006 wurde die ursprüngliche Version des JESD204-Standards freigegeben. Der Standard ermöglicht die serielle Übertragung von Daten zwischen einem Wandler und einem Empfänger, üblicherweise ein FPGA oder ein ASIC, mit einer Datenrate von mehreren GBit/s.

Der Ursprung: der Standard JESD204 (2006)

In dieser Version wurde die serielle Datenverbindung für eine einzige serielle Leitung zwischen einem oder mehreren Wandlern und einem Empfänger definiert. Bild 1 zeigt die grafische Darstellung. Die dargestellte Verbindung ist die physikalische Schnittstelle zwischen einer Zahl von „M“ Wandlern und dem Empfänger, der aus einem differenziellen Paar an Zwischenverbindungen besteht und Current-Mode-Logik (CML) nutzt.

Die Verbindung in Bild 1 ist die serielle Datenverbindung, die zwischen einem oder mehreren Wandlern und dem Empfänger besteht. Der Frame-Takt (Frame Clock) liegt sowohl am Wandler wie auch am Empfänger (Receiver) an. Er stellt den Takt für die JESD204-Verbindung zwischen den Bauteilen zur Verfügung.

Die Datenrate auf der Leitung (Lane) beträgt bei einer Quellen- und Lastimpedanz von 100 Ω ±20% 312,5 MBit/s bis 3,125 GBit/s. Der Differenzspannungspegel ist mit 800 mV_ss definiert, bei einem Gleichtaktspannungspegel von 0,72 bis 1,23 V. Der Datenstrom wird in 8b/10b-Codierung übertragen. Dies hat den Vorteil, dass kein zusätzliches Taktsignal übertragen werden muss, da das Taktsignal für den Decoder aus dem Datenstrom gewonnen wird.

Außerdem werden die Gleichspannungsanteile in der Signalübertragung unterdrückt. Auf eine zusätzliche Taktleitung kann somit verzichtet werden. Dies vermeidet auch die Komplexität der Synchonisation vom Taktsignal zu den übertragenen Daten, bei hohen Datenraten.

Diese Art der seriellen Datenübertragung ermöglicht eine größere Toleranz zwischen den Leiterbahnen, relativ zum synchronen Sampling paralleler LVDS- und CMOS-Schnittstellendesigns. Zusätzlich ist das Encoding „DC balanced“. Dies garantiert eine signifikante Übergangsfrequenz für die Nutzung mit Takt- und Datenrückgewinnungsdesigns. Das Encoding erlaubt auch die Nutzung von Daten- und Steuerungszeichen für „Link Alignment“, Erhaltung und Überwachung.

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