Bridge-Lösungen für PCI-Express mittels FPGA verwirklichen

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Weil sich diese Implementierung in einem programmierbaren FPGA befindet, kann die kundenspezifische Anpassung des Designs, für das eben bestimmte Schnittstellen-Anforderungen bestehen, flexibel gestaltet werden. Auch andere Funktionen können in dieses eine FPGA mit integriert werden, so dass andere Bauelemente auf der Leiterplatte entfallen.

IP-Support für den Root-Complex von PCI-Express

Bei PCI-Express handelt es sich um ein komplexes Protokoll. Da vollständig validierte IP-Cores für PCI-Express zur Verfügung stehen, verringert sich die Design-Komplexität für den Entwickler. So implementiert der von Lattice erhältliche Core „PCI Express Root Complex Lite“ (RC-lite) eine x1- oder x4-Root-Complex-Funktion, die primär für die Verwendung in PCI-Express-Bridge-Applikationen vorgesehen ist. Gemäß Bild 2 sind sämtliche PCI-Express-Ebenen als Kombination aus Embedded-ASIC-Blöcken und dem IP-Softcore PCI-Express RC-lite realisiert, wobei das IP im FPGA implementiert ist.

Zu den Blöcken zählt u.a. das SERDES-Interface, die physikalische Ebene, der Data-Link-Layer sowie die Transaktionsebene zur Unterstützung der Protokoll-Stacks, die zur Implementierung einer Root-Complex-Funktion für PCI-Express erforderlich sind. Diese „Light-IP“-Variante ist auf die Nutzung in einfachen Bridge-Applikationen hin optimiert, die zwischen einem PCI-Express-Endpoint-Interface und einem parallelen lokalen Busschnittstelle zum Einsatz kommen.

Das in die FPGAs LatticeECP2M oder LatticeECP3 implementierte RC-lite-IP für PCI-Express ermöglicht PCI-Express-Bridges mit niedriger Verlustleistung, bei denen sich die Bridge-Schnittstelle flexibel an die jeweiligen Gegebenheiten anpassen lässt. Die Hardware-Evaluierungsboards für PCI-Express sowie Referenzdesigns, Demos und Softwaretreiber helfen dabei, PCI-Express-Designs schnell umzusetzen und eine kurze Time-to-Market zu erzielen.

Lattice bietet aber auch ein Evaluierungsboard an, mit dem sich die IP-Lösung RC-lite testen lässt. Somit lässt sich die Interoperabilität sicherstellen und die Funktion auf Systemebene verifizieren – und zwar noch vor der eigentlichen Umsetzung auf Systemebene. Hierdurch spart die Entwicklungsmannschaft Zeit und Kosten, die normalerweise für das Debugging nach der eigentlichen Entwicklungsphase sowie zur Verbesserung der Performance erforderlich sind.

*Sid Mohanty ist Strategic Marketing Manager bei Lattice Semiconductor, Hillsboro, Oregon.

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