30% weniger RDS_(on) durch Deep Trench Filling im DTMOS-IV

Anbieter zum Thema

Heitec AG

MES Electronic Connect GmbH & Co. KG

Shanghai Yongming Electronic Co., Ltd.

Toshiba Electronics Europe GmbH

MOSFETS jenseits der Siliziumgrenze

Bei der herkömmlichen MOSFET-Technologie bieten sich wenige Möglichkeiten, die Güte eines Bausteins zu verbessern. Damit ist eine Abwägung zwischen Leitungs- und Schaltleistung erforderlich.

Die nächste Generation heißt DTMOS IV

Superjunction-MOSFETs gibt es seit einigen Generationen. Die Weiterentwicklung führte zu Verbesserungen beim Durchlasswiderstand, indem der Abstand der p- und n-dotierten Säulen verringert und das Seitenverhältnis erhöht wurde. Multi-Axial-Prozesse haben sich als Erfolg erwiesen und ermöglichen Säulen mit engen Abständen und hohen Seitenverhältnissen. Dabei erfolgen wiederholt Ionenimplantationen und ein buried n-dotierter Epitaxial-Aufbau. Auch Toshiba hat diesen Prozess in seinen vorherigen Generationen von DTMOS-Superjunction-Bausteinen verwendet. Ein Nachteil dabei ist, dass die Anzahl der Prozessschritte erhöht werden muss, um eine schrittweise Verbesserung des Durchlasswiderstands zu erzielen. Damit erhöhen sich die Fertigungskosten.

Um die Weiterentwicklung voranzutreiben, ist eine neue Technik erforderlich. Dabei müssen Säulen mit noch geringeren Abständen und höheren Seitenverhältnissen gefertigt werden, um kosteneffiziente Bausteine mit einem noch besseren Durchlasswiderstand zu erzeugen als bei früheren Generationen.

Deep Trench Filling bei Superjunction-MOSFETs ermöglicht dies. Der Prozess umfasst das Ätzen tiefer Gräben, gefolgt von einem p-dotierten Epitaxial-Aufbau, was zahlreiche Prozessschritte erübrigt und so einen kosteneffizienten Weg hin zu einem niedrigeren Durchlasswiderstand ermöglicht. Bild 3 vergleicht das Profil des p-dotierten Grabens in Deep-Trench-Filling-Technik mit dem des Multi-Epitaxial-Prozesses.

Toshiba verwendet Deep Trench Filling in seinem DTMOS-IV-Superjunction-Prozess der vierten Generation. Damit ist ein engerer Grabenabstand als bei der dritten Generation (Multi-Epitaxial) möglich, was zu einem 30% besseren Durchlasswiderstand pro Die-Fläche (spezifischer Durchlasswiderstand) führt. DTMOS-IV-MOSFETs bieten den geringsten spezifischen Durchlasswiderstand aller 600-V-MOSFETs und den niedrigsten RDS_(on) unter allen anderen vergleichbaren Bausteinen – unabhängig von deren Gehäusetyp.

Schalten und Störverhalten von DTMOS IV-Bausteinen

Obwohl ein kleinerer Spaltenabstand wichtig für einen geringeren spezifischen Durchlasswiderstand ist, bewirkt er auch eine niedrigere Gate-Ladung Q_G. Eine zu starke Verringerung von Q_G sollte vermieden werden, da dies beim Schalten hohe dV_DS/dt-Werte erzeugt, was zu elektromagnetischen Störungen (EMI) führen kann. Andererseits trägt ein niedriger Q_G-Wert dazu bei, Verluste in den Gate-Ansteuerungsschaltkreisen zu reduzieren und erlaubt die Spezifikation von Gate-gesteuerten Bauteilen mit niedrigen Ausgangswerten, was Systemkosten einspart und die Größe verringert. DTMOS IV bietet eine optimierte Gate-Struktur, mit der sich RDS_(on) x Q_G und RDS_(on) x Q_GD Gütezahlen erreichen lassen, die mit denen der DTMOS-III-Vorgängergeneration vergleichbar sind.

Da die Bausteine neben ihrer geringen Ausgangskapazität auch eine niedrige Eingangskapazität bieten, können sie wesentlich höhere Schaltfrequenzen als herkömmliche MOSFETs handhaben und deutlich geringere Schaltverluste erzielen. Durch einen erheblich geringeren MOSFET-Durchlasswiderstand pro Siliziumfläche ermöglicht die DTMOS-IV-Superjunction-Technologie Bausteine mit geringerem Durchlasswiderstand im gleichen Gehäuse herzustellen (wie bei früheren Bausteinen) oder aber Bausteine in kleineren Gehäusen zu fertigen, die vergleichbare Durchlasswiderstände bieten. Diese Wahlmöglichkeit wird von Netzteil-Entwicklern geschätzt, da sie ihnen mehr Freiheiten bei der Optimierung des Wirkungsgrades, der Maximalleistung und der Gerätegröße bietet.

DTMOS-IV-Bausteine stehen in immer mehr Standardgehäusen zur Verfügung: DPAK, IPAK, D2PAK, I2PAK, TO-220, TO-220SIS, TO-247, TO-3P(N) und TO-3P(L). Das größte dieser Gehäuse, TO-3P(L), ermöglicht den branchenweit niedrigsten RDS_(on) mit 0,018 Ω (18 mΩ). Am anderen Ende des Spektrums erlaubt die vierte Generation einen 600-V-Baustein im DPAK-Gehäuse mit einem RDS_(on) von 0,9 Ω. Vollständig isolierte TO-220SIS-Gehäuse mit Toshibas Kupfer-Anschlusstechnik bieten beste Werte mit einem RDS_(on) von 0,9 Ω bis hinab zu 0,065 Ω mit diesem Formfaktor.

D2PAK und I2PAK sind derzeit sehr beliebte Gehäuseformen, vor allem in Solar-Wechselrichtern, in denen 600-V-Superjunction-MOSFETs der vierten Generation einen RDS_(on) von 0,19 Ω bis 0,16 Ω aufweisen. Für gängige Industrie-Anwendungen bieten Bausteine im TO-220-Gehäuse einen RDS_(on) von 0,38 Ω bis 0,088 Ω.

Der Autor dankt den Mitarbeitern Syotaro Ono (R & D), Wataru Saito (R & D) und Jun Onodera (Application Engineering) der Toshiba Semiconductor Company für ihre technischen Referenzen.

* * Michael Piela... ist Sr Product Marketing Engineer im Power Semiconductors European Marketing & Engineering Department bei Toshiba Electronics Europe (TEE).

(ID:30606520)