Halbleitertechnik Supraleitende Digitaltechnik revolutioniert KI und maschinelles Lernen

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Supraleitende digitale Bauelemente könnten künstliche Intelligenz (KI) und maschinelles Lernen (ML) voranbringen, da sie eine 100-mal höhere Energieeffizienz und 1000-mal höhere Rechendichte versprechen. Wie ist der Stand der Technik und die Roadmap der Skalierung?

Experten der Semiconductor Industry Association haben vorausgesagt, dass bis zum Jahr 2040 fast 50 % der weltweit erzeugten elektrischen Energie für die Datenverarbeitung genutzt wird [1]. Diese Prognose wurde vor der Explosion von KI-basierten Sprachmodellen gemacht, so dass der tatsächliche Anteil noch höher sein dürfte. Die prognostizierte Rechenleistung wird weit außerhalb der Möglichkeiten selbst der fortschrittlichsten CMOS-Rechen- und Speichersysteme liegen.

Nehmen Sie den Fortschritt von KI als Beispiel. Die gesamte KI-Rechenzeit, ausgedrückt in petaFLOP/s-Tagen, ist in den letzten zwei Jahren um den Faktor 1.800 gestiegen [2]. Kleinere Strukturbreiten und Architekturverbesserungen sorgten nur für ein Wachstum um den Faktor sechs. Der Löwenanteil entfiel auf die Erweiterung der Rechenzentren und den damit verbundenen höheren Energieverbrauch. Aus Kosten- und Umweltgesichtspunkten ist dies unhaltbar.

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Zumindest dann, wenn nicht neue Rechensysteme entwickelt werden, die eine deutlich höhere Energieeffizienz und Rechendichte bieten. Genau das bringt die supraleitende Digitaltechnik, da bei tiefen Temperaturen der elektrische Widerstand nahezu Null ist. Erste Berechnungen sagen eine hundertfach höhere Energieeffizienz und eine tausendfach höhere Rechendichte voraus im Vergleich zu modernen CMOS- Prozessoren [3].

Die Entwicklung von Deep Learning und Quantencomputern vorantreiben

Die supraleitende Digitaltechnik soll herkömmliche Technologien nicht ersetzen, sondern CMOS in ausgewählten Anwendungsbereichen ergänzen und Innovationen in neuen Bereichen vorantreiben, wie bei KI- und ML-Techniken.

Durch Supraleitung sind energieeffiziente, kompakte Server möglich, die eine Brücke zwischen Edge und Cloud schlagen. Das Potenzial einer solchen Servertechnik ist enorm. Es öffnet Türen für das Online-Training von KI-Modellen auf Basis realer Daten, die Teil einer sich aktiv verändernden Umgebung sind, wie z.B. in Autopiloten.

Eine Echtzeit-Interaktion mit gleichzeitiger Cloud-Kommunikation wird vielen Anwendungsbereichen zugute kommen, z. B. intelligenten Stromnetzen, intelligenten Städten, mobilen Gesundheitssystemen, vernetzter Fertigung und intelligenter Landwirtschaft.

Darüber hinaus könnten Elemente aus der Supraleitung der Quantentechnologie nutzen. Es müssen skalierbare Messsysteme entwickelt werden, um die wachsende Zahl von Qubits auszulesen und zu steuern, Fehlerkorrekturen vorzunehmen und Daten zu verarbeiten. Hier kann die Supraleitung eine Lösung bieten, die mit anderen Technologien nicht zu erreichen ist.

Ko-Entwicklung von Systemen und Technologien

Der Sprung in der Energieeffizienz und der Rechendichte wird aus der Einführung von supraleitenden Werkstoffen und neuer Bauelemente resultieren und damit die technologische Basis der klassischen digitalen Technologien verändern. Die durch Material- und Geräteinnovationen erzielten Fortschritte können jedoch leicht durch Engpässe auf der Modul- oder Systemebene zunichte gemacht werden.

Um sicherzustellen, dass sich diese effektiv auf das gesamte System niederschlagen, werden Innovationen im gesamten Systemaufbau – von den Kernkomponenten der Geräte bis zu den Algorithmen – von Anfang an gemeinsam entwickelt. Dies erfordert eine kontinuierliche, iterative Schleife zwischen systemgesteuerten Entscheidungen von oben nach unten und der Reifung von Technologie und Integration von unten nach oben. Ein solcher Ansatz auf Systemebene trägt der Tatsache Rechnung, dass Lösungen durch Applikationsanforderungen, Implementierungszwänge und Workloads bestimmt werden.

Halbleiterintegration

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Man könnte sich zum Beispiel fragen, ob die Energie- und Kosteneffizienz der Tieftemperaturtechnik nicht leicht durch den erforderlichen Kühlungsaufwand zunichte gemacht würde. Dazu wurden die Stromkosten sowohl eines herkömmlichen KI-Systems als auch eines supraleitenden KI-Systems für verschiedene Größenordnungen (d.h. die Anzahl der petaFLOPS) modelliert und verglichen. Bei größeren Skalen, d.h. zwischen zehn und Hunderten von petaFLOPS, sinkt der Kühlungsaufwand deutlich und das supraleitende System wird energieeffizienter als sein klassischer Cousin.

Mit anderen Worten: Je größer die Skala des Betriebs, desto höher die Gewinne. Die Kühlung kann durch handelsübliche Kryokühler erfolgen, die die Größe von drei herkömmlichen Serverschränken haben.

Ein Rechenzentrum so klein wie ein Schuhkarton

Zur optimierten funktionalen Partitionierung eines supraleitenden Systems für die KI-Verarbeitung wurden Designtools genutzt. Ein Blick auf eine der Platinen zeigt viele Ähnlichkeiten mit einem klassischen 3D-System-on-Chip, das durch heterogene Integration von CMOS-Technologien entsteht. Die Platine ist in ähnlicher Weise mit Rechenchips, einer CPU mit eingebetteten SRAM-ähnlichen Cache-Speichern, DRAM-Speicherstapeln und Schaltern bestückt, die über Silizium-Interposer oder Brückentechniken miteinander verbunden sind.

Aber es gibt auch einige markante Unterschiede. Bei der klassischen CMOS-Technik ist es sehr schwierig, Computerchips übereinander zu stapeln, da viel Verlustleistung pro Chip entsteht. Bei der Supraleitung kann die geringe Verlustleistung gut durch das Kühlsystem abgefangen werden. Logikchips können mithilfe von 3D-Integration direkt gestapelt werden, was zu kürzeren und schnelleren Verbindungen zwischen den Chips und zu Flächenvorteilen führt.

Mehrere Platinen lassen sich mit geringem Abstand übereinander stapeln. Eine Schätzung der Leistung und des Platzbedarfs eines Stapels von 100 Boards zeigt, dass das System 20 AI exaFLOPS (BF16 dense oder 16-Bit floating point format dense – was 80 exaFLOPS FP8 mit Sparsity entspricht, wie es oft bei GPU-Servern verwendet wird) leisten kann, was den modernsten Supercomputer in den heutigen Rechenzentren übertrifft. Darüber hinaus verbraucht das System bei kryogener Kälte nur 1 kW und bei Raumtemperatur 500 kW, eine Energieeffizienz von mehr als 100 TOPS (Terra-Operationen pro Sekunde) pro Watt, und das alles auf der Grundfläche eines Schuhkartons.

Supraleitung: Grundlagen, Bausteine und Stand der Technik

Um besser zu verstehen, warum die supraleitende Digitaltechnologie so energieeffizient ist und wie sie für den Aufbau digitaler Elektronik genutzt werden kann, beleuchten wir die dahinter stehende Physik.

In klassischen Logik- und Speichersystemen werden die digitalen Information in Form von Einsen und Nullen aus den Spannungspegeln der analogen Signale abgeleitet. Bei supraleitenden Elementen schließt der Nullwiderstand einen Spannungsabfall aus. Die Datenkodierung beruht hier auf dem Meissner-Ochsenfeld-Effekt (Magnetfelder werden aus einem supraleitenden Material verdrängt, wenn dieses unter seine kritische Temperatur gebracht wird).

Wird ein Ring aus einem supraleitendem Material in ein Magnetfeld gebracht, beträgt der magnetische Fluss nur ganzzahlige Vielfache. Dieses sogenannte magnetische Flussquant kann als Grundlage für die Kodierung von Informationen verwendet werden. Im Gegensatz zu den Spannungsbereichen, die beim klassischen Rechnen verwendet werden, ist dieses Quantenbit grundsätzlich genau. Dieser Effekt bildet die Grundlage für ein supraleitenden Speicher.

Einmal erzeugt, existiert ein Quantenbit ewig. Um digitale Operationen durchzuführen, benötigt man einen Schalter, der den Zustand des Rings ändern kann. Hierfür ist der Josephson-Effekt verantwortlich (ein Tunnelstrom zwischen zwei Supraleitern).

Dieser Effekt wird im Josephson-Kontakt ausgenutzt, bei dem eine dünne Schicht eines nicht-supraleitenden Materials zwischen zwei supraleitenden Schichten eingebettet ist. Bis zum Erreichen eines kritischen Stroms tunneln Cooper-Paare durch die Barriere und ein Suprastrom fließt.

Wird der kritische Strom überschritten, entsteht über dem Übergang ein winziger Spannungsimpuls, der 2x10^-20 J in einer Pikosekunde abgibt. Dieser Effekt wird für die Datenkodierung genutzt, z.B. durch die Definition einer digitalen Eins für einen positiven Impuls, wenn die supraleitende Phase von niedrig auf hoch wechselt, und einer digitalen Null für einen negativen Impuls, wenn sie von hoch auf niedrig zurückkehrt. Während des Betriebs tragen nur die „kleinen“ Schaltvorgänge zur Verlustleistung des Systems bei.

Nullwiderstand, Meissner-Ochsenfeld-Effekt und Josephson-Effekt

Diese drei physikalischen Phänomene – Nullwiderstand, Meissner-Ochsenfeld-Effekt und Josephson-Effekt – bilden die Grundlage für den Aufbau supraleitender Digitalelektronik: supraleitende Logikchips, Josephson-SRAMs, widerstandsfreie Leitungen, Schalter, ergänzt durch abstimmbare Metall-Isolator-Metall-Kondensatoren (MIMCAPs) für die Stromversorgung und Kryo-DRAM [4, 5].

Und obwohl sich die Materialien und Funktionsprinzipien grundlegend von der CMOS-Technik unterscheiden, weisen die logischen Operationen und die Datenkodierung viele Ähnlichkeiten auf. In der Designphase können herkömmliche EDA-Tools verwendet werden, supraleitende CPUs können mit herkömmlichem Code synthetisiert und Multichip-Module (MCM) gebaut werden.

Supraleitende Elektronik stellt kein neues Berechnungsparadigma dar. Es handelt sich um eine klassische Technik, die es schon seit langem gibt. Im Laufe der Jahre wurde eine Vielzahl leistungsstarker, energieeffizienter 8- und 16-Bit-CPUs und MCMs entwickelt.

Skalierung Supraleitertechnik: Schlüsselkriterien und erste Etappen

Die Fertigungsprozesse und Materialien, die für die Herstellung von supraleitenden CPUs verwendet werden, bieten nicht die Möglichkeit, auf die Rechendichte zu skalieren, die für die Revolution der KI- und ML-Roadmaps erforderlich ist. Imec hat das Ziel, vom heutigen 0,25-µm-Lithographie-Knoten auf einen 28-nm-Knoten zu skalieren.

Bei der Skalierung supraleitender Verbindungen auf 50 nm wird das Produkt aus Taktrate und Gerätedichte vergleichbar mit dem, was ein 7 nm CMOS-Logik-Technologieknoten bietet. In Bezug auf die Verbindungsleistung, ausgedrückt in Gbit/Leitung, soll die 28-nm-Supraleitertechnologie die 7-nm-CMOS-Technologie um zwei bis drei Größenordnungen übertreffen und dabei etwa 50-mal energieeffizienter sein.

Si-spin- und supraleitungsbasierte Quantentechnologien

Industrielle Skalierung: Qubits aus der Chip-Fab

Zwei wichtige Faktoren tragen zur Skalierung bei. Erstens wird die Verarbeitung in einen 300-mm-Chip-Reinraum verlagert, um die Vorteile der Prozesse und Anlagen zu nutzen, die die kontinuierliche Skalierung der CMOS-Technik ermöglicht haben. Damit haben die Forscher Zugang zu einzigartigen Verfahren wie der 193-nm-Immersionslithographie für die Strukturerzeugung und zu fortschrittlichen Integrationsverfahren wie dem Semi-Damaszener-Verfahren für den Aufbau der Verbindungsebenen.

Zweitens wird Niob, das heute verwendete supraleitende Material, durch NbTiN ersetzt, eine supraleitende Verbindung mit deutlich besserem Skalierungspotenzial. Diese Legierung wird für den Aufbau der Verbindungen und für die Herstellung neuer Arten von Josephson-Kontakten und MIM-Kondensatoren verwendet. Im Gegensatz zu Niob kann NbTiN den Temperaturen standhalten, die in Standard-CMOS-Verfahren verwendet werden, und es interagiert viel weniger mit den umgebenden Schichten.

Supraleitende Logikbausteine

Die Forschungen konzentrieren sich auf die Entwicklung von Modulen für MIM-Kondensatoren, Josephson-Kontakte und Verbindungen und validieren sie bei kryogenen Temperaturen. Vor Kurzem demonstrierten die Wissenschaftler kurze Schleifen mit Metallleitungen und Durchkontaktierungen aus NbTiN, die im 300-mm-Reinraum durch direktes Ätzen von Metallen und einen Semi-Damaszener-Ansatz hergestellt wurden. Die hergestellten Leitungen sind nur 50 nm breit, chemisch stabil, haben eine kritische Stromdichte von 100 mA/µm² und eine kritische Temperatur von 14 K.

Die Fähigkeit, die kritische Abmessung von 50 nm durch eine optimale Prozesskontrolle zu erreichen, bildet eine solide Grundlage für die Herstellung von supraleitenden Verbindungen auf Zwei-Metall-Ebene. Die Machbarkeit eines solchen Zwei-Metall-Schemas wurde ebenfalls demonstriert. Das Modul ist so konzipiert, dass es aufgrund der planparallelen Einzelschichten, aus denen die Metall- und Via-Schichten aufgebaut sind, eine mehrstufige Erweiterung ermöglicht. Dadurch lassen sich mehrere Metallschichten übereinander stapeln. Die Ergebnisse zu den Leiterbahnen und Vias wurden 2023 auf der IEEE International Interconnect Technology Conference (IITC) [6] vorgestellt.

Die Ergebnisse auf Zwei-Metall-Ebene bilden die Grundlage für die Möglichkeit, supraleitende digitale Logikbausteine einzubetten, wie z.B. abstimmbare HZO-Kondensatoren mit NbTiN-Elektroden und Josephson-Kontakte mit αSi-Barriere und NbTiN-Elektroden. Bei der Entwicklung von supraleitenden HZO-Kondensatoren mit NbTiN-Elektroden wurden Fortschritte erzielt. Dabei wurde ein Herstellungskonzept verwendet, das dem der Standard-Raumtemperatur-HZO-Kondensatoren mit TiN-Elektroden ähnelt.

Bei den αSi-Josephson-Kontakten führte die Integration der neuen NbTiN-Elektroden zu einer Verbesserung im Vergleich zu den zuvor berichteten αSi-Übergängen mit Nb-Elektroden. Die Nutzung von Reinräumen ermöglicht qualitativ hochwertige Schnittstellen und eine ausreichende Kontrolle der Gleichförmigkeit innerhalb des Bauelements, die für die ordnungsgemäße Funktionalität entscheidend sind. Querschnitte der Verbindungen, HZO-Kondensatoren und Josephson-Übergänge sind in Bild 3a und 3b zu sehen.

Neben der Verkleinerung der Josephson-Kontakte und der Größe der Verbindungen über drei aufeinanderfolgende Generationen erstreckt sich die Roadmap auch auf 3D-Integrations- und Kühltechniken. Für die erste Generation sieht die Roadmap das Stapeln von etwa 100 Platinen vor, um die Leistung von 20 exaFLOPS BF16 dense (80 exaFLOPS FP8 mit Sparsity) zu erreichen. Nach und nach werden immer mehr Logikchips gestapelt und die Anzahl der Boards wird reduziert. Dies wird die Leistung weiter steigern und gleichzeitig die Komplexität und Kosten reduzieren.

Probleme in der Chipfertigung

Chipevolution in sechs Wellen: Moore’s Law auf dem Prüfstand

Fazit: Supraleitende digitale Systeme dürften die KI- und ML-Roadmaps auf den Kopf stellen. Sie versprechen einen großen Sprung bei der Energieeffizienz und der Rechendichte, der in den physikalischen Grundlagen der supraleitenden Technologie begründet ist. Eine gemeinsame Optimierung von System und Technologie ist notwendig, um sicherzustellen, dass die Gewinne für den gesamten Systemaufbau gelten.

Auf der Technologieseite wird eine Roadmap, die auf der Verkleinerung von Josephson-Kontakten und Verbindungen, auf der Erhöhung der Taktfrequenz und auf dem Stapeln von Platinen und einzelnen Logikchips basiert, die Verkleinerung von Datenservern auf die Größe eines Schuhkartons ermöglichen. Erste Meilensteine wurden bei der Verkleinerung von NbTiN-basierten Leiterbahnen, HZO-Kondensatoren und αSi-Josephson-Kontakten erreicht. Für alle drei Prozessmodule ist die Verwendung von Materialien und Integrationsschemata, die mit der CMOS-Fertigung kompatibel sind, ein Schlüssel zum Erfolg. (kr)

Über diese Forschungsarbeit wurde auch in IEEE Spectrum berichtet

Literaturhinweise

[1] Semiconductor Industry Association. “Rebooting the IT Revolution: A Call to Action.” Retrieved March 14 (2015): 2019.

[2] https://openai.com/research/ai-and-compute

[3] ‘Superconducting digital technology: enabling sustainable hardware for deep learning and quantum computing’, Anna Herr, presented at the 2022 imec technology forum (ITF) USA

[4] ‘Scaling NbTiN-based ac-powered Josephson digital to 400M devices/cm2’, A. Herr et al., arXiv preprint arXiv:2303.16792 (2023).

[5] ‘Superconducting pulse conserving logic and Josephson-SRAM’, Q. Herr et al., Appl. Phys. Lett. 122, 182604 (2023)

[6] ‘Towards enabling two metal level semi-damascene interconnects for superconducting digital logic: fabrication, characterization and electrical measurements of superconducting NbxTi_(1-x)N’, A. Ponkhrel et al., 2023 IITC

* Quentin und Anna Herr sind wissenschaftliche Direktoren bei imec in Leuwen, Belgien.

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