Beispiel für eine mögliche Aufteilung eines SoC in der CMOS-2.0-Ära: Ab ca. 2031, so imec, werden komplementäre FETs (CFETs) den aktuellen Nanosheet-Ansatz zur weiteren Miniaturisierung von Transistoren in Halbleitern ablösen. (Bild: imec)
Weiterentwicklung von CMOS-Technologieknoten

Jenseits der Nanosheets: Der Weg zu High-Performance-2D-CFETs

Die Einführung von 2D-Materialien in den Leiterbahnen fortschrittlicher CFET-Architekturen gilt als vielversprechende Option, um die Roadmap der Logikelektronik weiter auszubauen, ist aber von der industriellen Anwendung noch weit entfernt. Das imec-Institut verfolgt einen einzigartigen Ansatz, um die Kosten-/Aufwandsbarriere zu senken: Die Einführung von nicht ganz so leistungsstarken, planaren 2D-Material-basierten Bausteinen erfolgt zu einem früheren Zeitpunkt in der Roadmap.

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Bildergalerien

Sumihiro Takashima, Direktor der LSI Business Unit. (Bild: ROHM Semiconductor)
Ein Blick in die Zukunft: Interview mit Sumihiro Takashima

ROHMs Strategie für analoge Halbleiter

ROHM intensiviert seine Bemühungen im Bereich der analogen Halbleiter. Der Schlüssel zum Erfolg liegt in der Entwicklung von „Best-in-Class“-Analog-ICs. Aber wie können solche Produkte hergestellt werden? Um einen Einblick in die damit verbundenen technischen und produktbezogenen Strategien zu erhalten, sprachen wir mit Sumihiro Takashima, Leiter der LSI-Geschäftseinheit von ROHM.

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