Leitfaden So wählen Sie den passenden RISC-V-Softcore

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RISC-V liegt als Open-Source-Architektur bei der Entwicklung von Embedded-Systemen im Trend. Doch worauf kommt es an, wenn man einen RISC-V-Kern implementieren möchte? Für zwei IoT-Demonstratoren in Sicherheitsprojekten wurden unterschiedliche Softcores evaluiert – mit Fokus auf ISA-Extensions, RTOS-Support und Erweiterbarkeit.

Für die Forschungsprojekte Apriori und Saspit wurde von uns jeweils ein auf einem RISC-V Softcore basierender Demonstrator entwickelt. Dazu mussten wir den jeweils passenden RISC-V-Softcore auswählen. Apriori (2021 - 2024) war ein französisch-deutsches Forschungsprojekt mit dem Ziel, hardwarebasierten Schutz von privaten Daten in IoT-Geräten zu gewährleisten. Saspit (2023 - 2026) ist ein deutsches Forschungsprojekt, in dem eine offene IoT-Sensorplattform entwickelt wird mit durchgängiger Sicherheitsgarantie für die Korrektheit, Integrität und Vertraulichkeit der Daten. Sie soll als Grundlage für eine einheitliche Sicherheitsarchitektur in Smart Homes dienen.

Ein kurzer Überblick zu RISC-V

RISC-V ist ein offener Standard für eine Befehlssatzarchitektur, die sich auf das Reduced Instruction Set Computer (RISC) stützt. Als offener Standard, welcher der BSD-Lizenz unterliegt, unterliegt RISC-V keinen Patenten und kann frei verwendet werden, um RISC-V Mikroprozessoren zu entwerfen, herzustellen und weiterzuentwickeln. Im Gegensatz zu RISC-V ist ARM nicht Open Source und unterliegt Lizenzkosten.

RISC-V verfolgt bei der Instruction-Set-Architecture (ISA) einen modularen Ansatz, der über Extensions gesteuert wird. Von RISC-V Prozessor zu RISC-V Prozessor können damit die unterstützten Instruktionen unterschiedlich aussehen. Eine Aufzählung der verschiedenen Privileged und Unprivileged Extensions ist in dieser Tabelle aufgeführt (PDF). Die Tabelle zeigt die Privileged, Unprivileged, Interrupt und Debug Extensions von RISC-V, mit Beschreibung und gegebenenfalls mit erweiterten Informationen.

Privileged Instructions können nur in höher privilegierten Modi ausgeführt werden. Sie dienen als Schutzschicht zwischen den verschiedenen Komponenten des Software Stacks:

Die Tabelle zeigt die verschiedenen Level der RISC-V Privilegen. Diese Umfassen User, Supervisor und Machine.

Dem Code, der im M-Modus ausgeführt wird, wird immer vertraut, da es sich hierbei um Low-Level Zugriffe handelt. Der M-Modus kann auch genutzt werden, um eine sichere Ausführungsumgebung auf RISC-V zu managen. U- und S-Modus sind für konventionelle Applikationen und Betriebssysteme vorgesehen. Beispiele für privilegierte Operationen sind:

• Memory Protection

• Access Control

• Interrupt and Exception Handling

• Wechseln zwischen den privilegierten Leveln

Unprivileged Instructions sind hingegen überall verfügbar. Sie behandeln Themen wie z.B.

• Bit Manipulation

• Vektoroperationen

• Kryptografische Operationen

um nur drei aus einer weitaus größeren Anzahl von Einsatzbereichen zu nennen.

Auswahl des RISC-V-Softcores

Die Bestimmung eines geeigneten Softcores wird anhand von Auswahlkriterien vorgenommen. Die wesentlichen Punkte sind:

• Unterstützte ISA-Extensions

• RTOS Support

• On-Chip Interfaces

• Timer, Watchdog und Interrupts

• Debug Support

• Möglichkeiten der Erweiterung

• Dokumentation

• Aufrechterhaltung

• Releases

• OpenSource

• HDL

Informationen zu den entsprechenden Punkten wurden aus Webseiten und Dokumentationen in folgenden Tabelle zusammengestellt. Diese listet die wesentlichen Kriterien für die Softcores Namens VexRiscV, VexiiRiscV, NEORV32 und Ibex/OpenTitan auf. OpenTitan und Ibex werden gemeinsam genannt, da der Ibex Core Teil des OpenTitan ist.

Die von uns untersuchten Softcores verfügen in der Regel über RTOS-Support. Die größten Unterschiede findet man in der Anzahl der unterstützten ISA Extensions. Auffallend sind hierbei die Extensions wie z.B. „S“ und „U“, die offiziell nicht existieren. Es sind die Einträge des Machine ISA (MISA) Registers, das die unterstützten ISAs anzeigt. Hier gibt es Unterschiede zu den ISA Extensions:

Das Register besteht aus 26 Einträgen, die alphabetisch nummeriert sind. „S“ beschreibt die Verfügbarkeit des Supervisor Modus und „U“ die vorhandene Unterstützung des User Modus.

VexRiscV – Der Softcore VexRiscV [5] zeichnet sich dadurch aus, dass er offiziell Linux und das RTOS Zephyr unterstützt. Zusätzlich ist er durch das Plugin-System vergleichsweise einfach konfigurier- und erweiterbar.

VexiiRiscV – VexiiRiscV ist der Nachfolger des VexRiscV. Er unterstützt ebenfalls das Betriebssystem Linux und greift auf dasselbe Plugin-System zurück, befindet sich aktuell (August 2025) jedoch noch in der Entwicklung.

NEORV32 – NEORV32 unterstützt von den untersuchten Softcores die meisten RISC-V Extensions und als einziger Softcore neben nicht privilegierten auch privilegierte RISC-V Extensions. Dadurch ist auf der Security Seite bereits eine solide Grundlage gegeben, die auch durch eigene Extensions erweitert werden kann. Die Extensions können durch Konfiguration aktiviert oder deaktiviert werden, wodurch die Anpassungsfähigkeit des Cores gegeben ist. Auch über Standard-Interfaces wie Wishbone und AXI kann der Softcore mit verhältnismäßig geringem erweitert werden. Die RTOS Zephyr und FreeRTOS werden ebenfalls unterstützt.

Ibex – Der Ibex ist ein kleiner RISC-V Core, der keine Unterstützung für Floating Point Operationen unterstützt. Er kann für FPGAs oder ASICs optimiert konfiguriert werden. Ursprünglich war er unter dem Namen Zero-Riscy bekannt.

OpenTitan – OpenTitan ist als Sicherheitschip konzipiert. Als RISC-V Basis dient Ibex, der um Sicherheitsmodule, Busse und andere Peripherien erweitert ist. Er unterstützt die RTOS TockOS und FreeRTOS.

Anwendungsbeispiel

In einem unserer Entwicklungsprojekte wurde als Softcore NEORV32 verwendet. Ausschlaggebend waren die gute Dokumentation, die breite Unterstützung von ISA Extensions und der RTOS Support. Ebenfalls nicht zu vernachlässigen war die Hardware Description Language (HDL) VHDL und die aktive Weiterentwicklung, zu sehen an den monatlichen Releases. In dem anderen Projekt wurde der OpenTitan ausgewählt. Zu dem damaligen Zeitpunkt (1. Quartal 2021) war der Neorv32 noch in seiner Anfangsphase und noch nicht so ausgereift wie heute. Der OpenTitan war damals in der Entwicklung viel weiter und als Sicherheitschip konzipiert, was ein riesiger Pluspunkt für unsere Projektziele war. Zudem hatten bereits Projektpartner Erfahrung mit ihm gesammelt, wodurch ein vereinfachter Einstieg gegeben war.

 (sg)

Bildergalerie

* Sebastian Block ist seit 2022 Software-Entwickler bei der Ingenics Digital GmbH in Gräfelfing bei München mit Fokus auf eingebettete Systeme und FPGAs

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