Halbleiter-Bauelemente Skalierung monolithischer CFETs über mehrere Logik-Technologieknoten

Neue Transistorarchitektur: Monolithische CFETs könnten die Halbleiterfertigung revolutionieren. Imec hat jetzt experimentell bewiesen, dass eine Skalierung für A7-, A5- bis zu A3-Logikknoten möglich ist.

In den letzten Jahren wurden bedeutende Fortschritte bei der Entwicklung von Prozessabläufen für monolithische CFET-Bauelementarchitekturen (mCFET) erzielt. Die Halbleiterindustrie ist jedoch möglicherweise nur dann bereit, diese disruptive Transistorarchitektur zu übernehmen, wenn sie über mehrere aufeinanderfolgende Technologieknoten hinweg eingesetzt werden kann.

Imec hat eine DTCO-Studie (Design-Technology Co-Optimization), durchgeführt, um die leistungssteigernden Punkte zu identifizieren, die erforderlich sind, um eine aggressive Flächenskalierung von mCFET-Bauelementarchitekturen für A7-, A5- und A3-Logikknoten zu unterstützen.

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Für den A3-Knoten werden hybride Kanalausrichtungen für n- und pMOS-Transistoren benötigt. Das Forschungsinstitut hat experimentell das Schlüsselprozessmodul, das die Integration heterogener Kanäle in einem mCFET ermöglicht, demonstriert: die eingebettete mittlere dielektrische Isolation.

CFET: Größe von Logikzellen erheblich verringern

Es wird erwartet, dass komplementäre FET-Bauelementarchitekturen (CFET) die Gate-All-Around (GAA)-Nanosheet-Transistoren in der Roadmap für Logiktechnologien ablösen werden. In einem CFET-Bauelement sind n- und pMOS-Transistoren übereinander gestapelt, wodurch erstmals die n-p-Trennung aus den Überlegungen zur Standardzellenhöhe entfernt wird. Somit haben CFET-Bauelementarchitekturen das Potenzial, die Größe von Logik-Standardzellen erheblich zu verringern, vorausgesetzt, sie können mit fortschrittlichen Technologien für die Kontaktierung und Stromversorgung der Transistoren kombiniert werden.

Von allen möglichen Integrationsabläufen gilt monolithisches CFET als das am wenigsten disruptive Verfahren – es bietet den schnellsten Weg zur Einführung von CFET in industriell relevanten Dimensionen. Bei der monolithischen Integration wird die vertikale Bauelementstruktur mit gemeinsamen oberen und unteren Gates in einer einzigen Abfolge von Prozessschritten strukturiert und verarbeitet.

Die vertikale Stapelung von Schichten bringt verschiedene Herausforderungen mit sich, weshalb CFET-spezifische Module erforderlich sind, um eine vertikale Isolation in kritischen Bereichen des Stapelquerschnitts zu ermöglichen. Ein Beispiel hierfür ist das MDI-Modul (Middle Dielectric Isolation), das eine Isolation zwischen dem oberen und unteren Gate gewährleistet [1]. Dadurch können unterschiedliche Schwellenspannungen für die oberen und unteren Bauelemente festgelegt werden.

In letzter Zeit wurden erhebliche Fortschritte bei der Demonstration der kritischen Bausteine für einen 300-mm-mCFET-Integrationsablauf erzielt. Auf der VLSI 2024 berichteten die belgischen Forscher über ein mCFET-Bauelement mit MDI-Modul, das mit einem inneren Abstandhalter kompatibel ist – einem nanosheet-spezifischen Merkmal, das das Gate vom Source/Drain (S/D) isoliert [2]. Auf der IEDM 2024 demonstrierten die belgischen Wissenschaftler experimentell einen funktionsfähigen mCFET mit direktem Rückseitenkontakt zum S/D des unteren pMOS-Bauelements [3].

Imec rechnet mit der Einführung der mCFET-Bauelementarchitektur im A7-Knoten der Logik-Technologie-Roadmap, wenn mCFET die Nachfolgerrolle des Outer Wall Forksheet übernimmt (46285001). Letzteres soll die nanosheet-basierte Logik-Roadmap bis zum A10-Knoten verlängern, in Erwartung der Serienreife von mCFET.

mCFET auf weitere Knoten erweitern: ein Thema für die Industrie

Auf Schaltungsebene schlug imec die doppelreihige CFET-Architektur als beste Möglichkeit vor, mCFETs in eine A7-Standardzelle zu integrieren [4]. Eine doppelreihige CFET-Standardzelle enthält zwei Reihen gestapelter Bauelemente mit einem gemeinsamen vertikalen Signal zwischen ihnen und „USS”-Spannungswänden an der Zellgrenze. Auf der IEDM 2024 zeigte man anhand einer DTCO-Studie, wie diese doppelreihige CFET-Architektur den besten Kompromiss zwischen Herstellbarkeit und Flächeneffizienz für den A7-Technologieknoten bietet.

Die Industrie hat sich jedoch stets gegen die Umstellung auf eine neue Bauteilarchitektur gesträubt, da dies enorme Investitionen in Tools und zusätzliche Risiken mit sich bringt. Für einen erfolgreichen Übergang ist es wichtig, dass die neue Architektur über verschiedene Knoten hinweg eingesetzt werden kann.

Die Forscher setzten daher ihre DTCO-Studie fort, um die Skalierbarkeit des zweireihigen mCFET in nachfolgenden Technologieknoten zu untersuchen.

Um die PPA-Metriken (Power-Performance-Area) auf Schaltungsebene zu bewerten, wurde das Verhalten eines 15-stufigen Ringoszillators (d. h. eines RO mit 15 mCFET-basierten Invertern) simuliert. Der RO wurde unter Verwendung immer kleinerer Standardzellenlayouts implementiert, die den Spezifikationen der Knoten A7, A5 und A3 entsprechen.

Um die Skalierbarkeit zu unterstützen, muss die Leistung des RO über alle Knoten hinweg unter Einhaltung eines begrenzten Leistungsdichtebudgets aufrechterhalten werden. Eine wichtige Kennzahl für die Leistungsbewertung ist die Frequenz des RO, ausgedrückt als Verhältnis von effektivem Treiberstrom und effektiver Kapazität.

Performance-Booster: Parasitäre Kapazität, Forksheet-Architektur, M0-Stromschiene und Hybridkanäle

Mit zunehmender Verkleinerung der Standardzellenabmessungen verringern sich auch die Schichtbreiten der einzelnen CFET-Kanäle, wodurch der effektive Treiberstrom sinkt und die parasitäre Kapazität zunimmt. Daher sind Leistungsverstärker erforderlich, um diese Parameter auszugleichen und die Iso-Leistung über alle Knoten hinweg aufrechtzuerhalten, während gleichzeitig der Anstieg der Leistungsdichte begrenzt wird. Die auf der IEDM 2025 vorgestellte DTCO-Studie zeigt, welche Verstärker jeweils für die einzelnen Knoten erforderlich sind, um die ehrgeizigen Ziele der Flächenskalierung zu erreichen [5].

Für den A7-Knoten kann eine RO-Leistung erzielt werden, die mit einem N2-Nanosheet-Knoten vergleichbar ist, indem die parasitäre Kapazität des Gates weiter minimiert wird. Dies kann durch Verringerung der Gate-Fläche und der dem Gate zugewandten Leiterfläche erreicht werden. Optional kann die Verlagerung der Power Wall des zweireihigen CFET in die Mitte der Leitung (MOL) – was zu einer M0-Power Rail führt – einen zusätzlichen Vorteil bieten.

Die Skalierung auf den A5-Knoten erfordert die Einführung einer Outer-Wall-Forksheet-Architektur. Bislang wurde die Forksheet-Architektur als Erweiterung von Nanosheet-Bauelementen vorgeschlagen [6], aber ihre Architektur ist vollständig kompatibel mit CFET-Designs. Der Wall-Last-Ansatz – charakteristisch für die Forksheet-Variante mit Außenwand – ist interessant, da er die Kanalspannung erhöht und so den Treiberstrom des CFET-Bauelements steigert.

Die geringere Gate-Erweiterung – ermöglicht durch die gemeinsame n-n- oder p-p-Wand des Forksheets – reduziert die parasitäre Gate-Kapazität. Noch mehr Vorteile werden durch die Implementierung eines omega-förmigen Gates erzielt, das den Kanal effektiver umschließt.

Der A3-Knoten erfordert zusätzlich zum Omega-Gate-Outer-Wall-Forksheet und der M0-Stromschiene einen zusätzlichen Leistungsbooster. Der effektive Treiberstrom kann durch die Einführung hybrider Kanalausrichtungen weiter verbessert werden. Die Abstimmung der Kanalausrichtung wirkt sich auf die Mobilität der Ladungsträger aus, wobei die optimale Ausrichtung für n- und p-Typ-Bauelemente unterschiedlich ist.

Dabei ist zu beachten, dass die optimale Wahl auch davon abhängt, ob (und in welchem Umfang) eine Vorspannung in den Kanal eingebracht wird. Das imec-Team hat verschiedene Kanalausrichtungen evaluiert, wobei die optimale Kombination den Treiberstrom um bis zu 20% erhöht. Die damit verbundene Erhöhung der Leistungsdichte kann durch einen Ausgleich der Kanalbreite kompensiert werden.

Embedded MDI-Modul für hybride Kanalausrichtungen in einem A3-mCFET-Prozessablauf

Auf der IEDM 2025 haben die Belgier das Schlüsselmodul experimentell vorgestellt, das die Integration von Kanälen mit unterschiedlichen Ausrichtungen für die oberen nMOS- und unteren pMOS-Bauelemente in einem mCFET-Prozessablauf ermöglicht: das embedded MDI-Modul [7].

Der Fertigungsprozess für die Herstellung des eMDI beginnt mit einem Träger- und einem Donor-Wafer, auf denen die CFET-spezifischen Stapel aus Si- und Opfer-SiGe-Schichten für den unteren bzw. oberen Kanal epitaktisch aufgebracht werden. Diese epitaktischen Stapel werden dann mittels Wafer-Fusionsbonding wieder miteinander verbunden.

Das SiCN-Bonding-Dielektrikum wird zum eingebetteten MDI-Einzelfilm der mCFET-Bauelementarchitektur und isoliert den unteren und oberen Teil. Nach diesen Schritten wird die Verarbeitung des mCFET unter Verwendung des herkömmlichen mCFET-Ablaufs abgeschlossen, einschließlich Nanosheet-Strukturierung, Si-Fin-Freilegung, Gate- und innerer Spacer-Bildung, unterer und oberer S/D-Epitaxie und Ersatz-Metallgate.

Imec hat dieses eMDI-Modul erfolgreich in einen vollständigen mCFET-Flow integriert und funktionsfähige Top-Bauelemente mit verschiedenen Kanalausrichtungen demonstriert: Si-Top-nFETs in (100)-Orientierung, Si-Top-pFETs in (100)- und (110)-Orientierung. Die Top-Bauelemente wurden mit Frontseitenkonnektivität hergestellt.

Der Integrationsablauf wurde dann um einen direkten Rückseitenkontakt zum mCFET-Bodenbauelement erweitert. Das CFET-Team demonstrierte funktionsfähige mCFET-Bauelemente mit integriertem eMDI-Modul, einem von der Vorderseite aus angeschlossenen (100) Si-Top-nFET und einem (110) Si-pFET mit direktem Rückseitenkontakt.

eMDI: heterogene Kanäle, vereinfachter MDI-Prozessablauf, einfacheres Si/SiGe-Epi-Wachstum, mehr gestapelte Si-Kanäle

Das eMDI-Modul bietet gegenüber einer früheren Version des MDI-Moduls, die von imec als Replacement-MDI bzw. rMDI bezeichnet wird [1], mehrere Vorteile. Mit rMDI wird der aktive Si/SiGe-Epi-Stapel in einen hohen Si/SiGe1/SiGe₂ Multilayer-Stapel umgewandelt. Später im Prozessablauf werden die Opferschichten aus SiGe1 durch die Arbeitsmetalle des Gates ersetzt und die gehaltreichen SiGe₂-Schichten in das MDI-Dielektrikum umgewandelt.

Der Hauptunterschied zwischen beiden Ansätzen liegt in der initialen Gestaltung des Substrats. Im Fall von eMDI beginnt die mCFET-Verarbeitung mit einem hochentwickelten, gebondeten Substrat, in das das MDI-Modul bereits eingebettet ist. Die Verwendung separater Wafer für das Aufwachsen der aktiven n- und pMOS-Epi-Stacks vor dem ersten Bonding ermöglicht die Integration heterogener Kanäle, die für maximale n- und pMOS-Leistung optimiert sind. Dies können Kanäle mit unterschiedlichen Ausrichtungen sein – wie in dieser Studie gezeigt –, aber auch Kanäle mit unterschiedlicher Spannung und sogar unterschiedlichen Materialien für n und p.

Weitere Vorteile sind eine geringere Prozesskomplexität und einfachere Epi-Schritte: eMDI vermeidet die Abscheidung des komplexen Si/SiGe1/SiGe₂-Mehrschichtstapels und den Ersatz der Dummy-SiGe₂-Schichten durch ein Dielektrikum. Durch das Aufwachsen der Epi-Stacks auf zwei separaten Wafern können außerdem mehr Si-Kanäle integriert werden, bevor während des Epi-Wachstums eine Entspannung der Schichten eintritt – was die Flexibilität beim Design erhöht. Das neuartige MDI-Modul kann mit geringfügigen Änderungen am mCFET-Flow in jede mCFET-Baseline integriert werden.

Verschiedene Channel-Materialien, eingebettetes dielektrisches Isolationsmodul an der Unterseite

Imec optimiert derzeit die kritischen Module des eMDI-basierten mCFET-Flows mit verschiedenen Kanalausrichtungen. Zukünftige Arbeiten werden das vorgeschlagene Schema erweitern, um verschiedene Kanalmaterialien für n und p zu integrieren, d. h. Ge für pMOS und Si für nMOS.

Darüber hinaus beabsichtigt das CFET-Team von imec, einen ähnlichen „Embedded”-Ansatz zu verwenden, um die Bottom Dielectric Isolation (BDI) zu integrieren, ein Prozessmodul, das zur Isolierung der S/D-Epitaxie vom Substrat erforderlich ist.

Die Verwendung eines eBDI-Ansatzes, der auf dem Schichttransfer durch Waferbonding basiert, dürfte die Integration der Rückseitenverbindung im Vergleich zum heutigen Ersatz-BDI (rBDI) erleichtern. Darüber hinaus bietet der eBDI-Ansatz mehr Freiheit bei der Auswahl des BDI-Materials. Eine Option ist die Verwendung eines hochwärmeleitenden Materials, wodurch Bedenken hinsichtlich der thermischen Zuverlässigkeit von mCFETs ausgeräumt werden könnten.

Fazit: Imec hat anhand einer DTCO-Studie die leistungssteigernden Faktoren identifiziert, die erforderlich sind, um eine intensive Verkleinerung der mCFET-Bauelementarchitekturen über mehrere Technologieknoten hinweg zu unterstützen. Während die Minimierung der parasitären Gate-Kapazität für den A7-Knoten von entscheidender Bedeutung ist, werden für die Knoten A5 und A3 die Outer-Wall-Forksheet mit omega-förmigem Gate und eine M0-Stromschiene eingeführt.

Für A3 wird die zusätzliche Einführung von heterogenen Kanälen, die separat für p und nMOS optimiert sind, entscheidend sein, um die Leistung und Leistungsdichte bei maximal skalierten Standardzellabmessungen aufrechtzuerhalten. Ein eMDI-Modul ist die Schlüsseltechnologie für die Integration heterogener Kanäle in einen mCFET-Flow. Dies wurde experimentell an mCFET-Bauelementen mit unterschiedlichen Kanalausrichtungen für nMOS- und pMOS-Top-Bauelemente nachgewiesen.

Diese Arbeit wurde zum Teil durch die NanoIC-Pilotlinie ermöglicht. Die Anschaffung und der Betrieb werden gemeinsam vom Chips Joint Undertaking über die Programme „Digital Europe“ (101183266) und „Horizon Europe“ (101183277) der Europäischen Union sowie von den teilnehmenden Staaten Belgien (Flandern), Frankreich, Deutschland, Finnland, Irland und Rumänien finanziert. (kr)

Literatur

[1] ‘Towards a process flow for monolithic CFET transistor architectures,’ imec reading room;

[2] ‘Monolithic complementary field effect transistors (CFET) demonstrated using middle dielectric isolation and stacked contacts,’ S. Demuynck et al., VLSI 2024;

[3] ‘Monolithic-CFET with direct backside contact to source/drain and backside dielectric isolation,’ A. Vandooren et al., IEDM 2024;

[4] ‘Imec proposes double-row CFET for the A7 technology node,’ imec press release;

[5] ‘Multi-node scaling potential of monolithic CFET,’ S. Yang et al., IEDM 2025;

[6] ‘Outer wall forksheet to bridge nanosheet and CFET device architectures in the logic technology roadmap,’ imec reading room;

[7] ‘Hybrid channel monolithic-CFET with Si (110) pMOS and (100) nMOS,’ A. Vandooren et al., IEDM 2025.

* Sheng Yang erhielt 2016 ihren Master-Abschluss in Photonik-Ingenieurwesen an der Universität Gent und ihre Promotion in Photonik-Ingenieurwesen an derselben Universität im Jahr 2023. Seit 2021 arbeitet sie als Forscherin bei imec und konzentriert sich auf die Co-Optimierung von Design und Technologie (DTCO).

* Anne Vandooren erhielt 1996 ihren Master-Abschluss in Elektrotechnik an der Université Catholique de Louvain (UCL) in Belgien und im Jahr 2000 ihren Doktortitel in Elektrotechnik an der University of California, Davis. Von 2000 bis 2007 war sie als leitende Forscherin bei Motorola/Freescale tätig und arbeitete dort an der Integration von FDSOI- und FinFET-Technologien. Seit 2007 ist sie bei imec als Principal Member of Technical Staff tätig. In dieser Funktion konzentriert sie sich auf die Entwicklung neuartiger CFET-Architekturen, darunter monolithische und sequentielle Ansätze sowie Rückseitenverbindungen.

* Geert Hellings erhielt 2012 seinen Doktortitel in Elektrotechnik von der KU Leuven in Belgien. Er ist seit 2006 bei imec tätig und arbeitete dort an Detektoren auf III-Nitrid-Basis, Transistoren mit hoher Mobilität, ESD und Reliabilität, bevor er 2020 zum Design-Technology-Co-Optimization-Programm wechselte. Im Jahr 2022 wurde er Programmdirektor für das integrierte DTCO-Programm. Derzeit konzentriert sich seine Forschung auf die Skalierung der Rechendichte für CFET-Technologien und darüber hinaus im Rahmen des Cross-Technology-Co-Optimization-Programms von imec.

* Naoto Horiguchi ist Direktor für CMOS-Gerätetechnologie bei imec. Er schloss 1992 sein Studium der Angewandten Physik an der Universität Tokio in Japan ab. Er war bei Fujitsu und an der University of California in Santa Barbara tätig, wo er an der Entwicklung von Geräten mit Halbleiter-Nanostrukturen und fortschrittlicher CMOS-Technologie beteiligt war. Seit 2006 ist er bei imec beschäftigt, wo er sich gemeinsam mit weltweiten Industriepartnern, Universitäten und Forschungsinstituten mit der Forschung und Entwicklung fortschrittlicher CMOS-Geräte befasst. Derzeit konzentriert er sich auf die Verkleinerung von CMOS-Geräten auf den 1-nm-Technologieknoten und darüber hinaus.

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