SAR- statt Sigma/Delta-ADC für hohen Dynamikbereich wählen

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Die SAR-Architektur weist keine Latenz- oder Pipeline-Verzögerungen auf und ermöglicht so schnelle Regelschleifen und schnelles Umschalten zwischen Eingangskanälen. Wegen des hohen Datendurchsatzes ist auch hier Oversampling möglich.

Obwohl beide A/D-Wandler-Topologien niederfrequente Signale genau messen können, verändert sich die Leistungsaufnahme eines SAR-A/D-Wandlers linear mit dem Durchsatz. Dies reduziert den Energieverbrauch um mindestens 50% gegenüber Σ/Δ-ADCs, die normalerweise eine konstante Leistung aufnehmen.

Ein vor einen SAR-ADC geschaltetes Tiefpassfilter minimiert Aliasing und reduziert Rauschen, indem es die Bandbreite begrenzt. Das hohe Oversampling-Verhältnis und die Digitalfilter von Σ/Δ-ADC minimieren die Anti-Aliasing-Anforderungen an den Analogeingängen. Oversampling reduziert das Gesamtrauschen. Für erhöhte Flexibilität kann eine individuelle Digitalfilterung auch in einem FPGA erfolgen.

Aufgrund ihres niedrigen Grundrauschens und ihrer hohen Linearität können hochleistungsfähige SAR-ADC eine höhere Bandbreite und eine hohe Genauigkeit erreichen. Außerdem ermöglichen sie eine diskrete Abtastung in einem schmalen Zeitfenster, das in schnellen Mess- und Steuerungsanwendungen erforderlich ist.

Aufgrund des hohen Durchsatzes, der geringen Leistungsaufnahme und der kleinen Abmessungen können Entwickler mit hochleistungsfähigen SAR-ADC die üblichen Anforderungen von Systemen mit hoher Kanaldichte erfüllen. Dazu gehören zum Beispiel geringer Platzbedarf, geringe Wärmeentwicklung, niedrige Leistungsaufnahme.

SAR-ADC bieten auch das niedrigste Grundrauschen relativ zum Vollausschlags-Eingangssignal. Daraus resultieren ein höheres SNR und eine ausgezeichnete Linearität. Gegenüber Σ/Δ-ADC können sie jedoch kein 1/f-Rauschen in der Nähe von DC (50/60 Hz) unterdrücken.

* Maithil Pachchigar ist Applikationsingenieur bei der Precision Converters Business Unit von Analog Devices in Wilmington / USA.

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