Flash-FPGAs Reprogrammierbarkeit und ASIC-Eigenschaften

Für Ihre Entwicklungen suchen Sie schon seit geraumer Zeit Siliziumlösungen, die Vorteile von FPGAs wie hohe Flexibilität und kurze Durchlaufzeiten mit den Eigenschaften klassischer ASICs in sich...

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Im Rahmen dieser Entwicklung hat sich auch die klassische Rolle des FPGAs als reines Prototyping-Werkzeug verändert. So lassen sich moderne FPGA-Generationen aufgrund ihrer neuen Eigenschaften jetzt ohne weiteres auch in Anwendungen mit mittlerem bis hohem Stückzahlbedarf einsetzen. Kommende FPGA-Generationen wie Actels Produktfamilien ProASIC3/E treiben die Evolution jedoch noch einen Schritt weiter und bieten in Sachen Stückpreis, Performance, Zuverlässigkeit und Leistungsverbrauch Eigenschaften, die sich mit ASICs messen können. Bisherige Vorteile von FPGAs wie Design-Flexibilität und kurze Time-to-Market bleiben auch bei den neuen FPGA-Generationen erhalten.

Von klassischen SRAM-Architekturen bekannte Nachteile hinsichtlich Sicherheit, Anzahl der Systemkomponenten und die Einschaltproblematik sind beim Einsatz der neuen FPGA-Generationen Vergangenheit.Neue Halbleiterprozesse und innovative Architekturen ermöglichen darüber hinaus die Herstellung der neuen FPGA-Generationen zu niedrigeren Stückpreisen. Bei ASICs verläuft die Preisentwicklung aufgrund ständig steigender Masken- und NRE-Kosten genau in die entgegengesetzte Richtung (Bild 1). Die ProASIC3/E-Familien werden in einer Flash-Technologie mit Halbleitergeometrien von 130 nm hergestellt. Die Familien enthalten sog. „Value FPGAs“ für preissensitive Anwendungen sowie Bausteine mit höheren Logik-Kapazitäten für den Einsatz als „Full-Featured“-FPGAs.

Die Value FPGAs verfügen über 30 000 bis 1 Mio. System-Gates, enthalten bis zu vier I/O-Bänke pro Chip mit jeweils wählbarem I/O-Standard (Single-ended und differenziell) sowie SRAM/FIFO-Speicher und PLLs, die den Kern integrierter Taktaufbereitungsschaltkreise bilden. Für Anwendungen mit höheren Anforderungen enthalten die FPGAs weiterentwickelte Funktionen wie „High-Density“-Logik (bis zu 3 Mio. System-Gates), 108 bis 504 KBit True Dual-Port SRAM, sechs PLLs und Support für über 600 Single-ended-I/Os (Bild 2). Alle Mitglieder der FPGA-Familien basieren auf einer feingranularen Architektur, die dem Aufbau von Gate-Arrays ähnelt. Jede Core-Zelle (VersaTile) lässt sich als Logikfunktion mit drei Eingängen sowie als D-Flipflop oder Latch (mit oder ohne Enable) konfigurieren.

Dies ermöglicht den Einsatz des ProASIC3/E-Cores in registerintensiven Anwendungen.Da alle Eingangssignale der Versa-Tiles invertiert werden können, und sich ihr Ausgang mit schnellen lokalen und „Very Long Line“-Routing-Ressourcen verbinden lässt, vereinfachen sich Technologie-Mapping und Netzlisten-Optimierung. Für registerintensive AnwendungenFlash-Switches sind über das gesamte Silizium der ProASIC3/E-Familien verteilt und ermöglichen die nicht flüchtige, rekonfigurierbare Programmierung der Interconnects. Damit lässt sich bei fast allen Anwendungen die maximale Core-Ausnutzung erzielen. Die Flash-Struktur der ProASIC3/E-Familien ermöglicht die Herstellung von Komponenten mit geringer Die-Größe.

Denn im Gegensatz zu SRAM-FPGAs, die für ein Programmierelement sechs Transistoren benötigen, kommen Actels Flash-FPGAs mit nur einem einzigen Speichertransistor pro Switch aus.Einer der zusätzlichen Vorteile, die sich beim Einsatz der Flash-Technologie ergeben, ist die Möglichkeit, einen vom Anwender nutzbaren nicht flüchtigen Flash-Speicher zu benutzen. Alle FPGAs der ProASIC3/E-Familien enthalten ein Flash-ROM (FROM) mit 1024 Bit, das sich beschreiben, auslesen und modifizieren lässt. Je nach Sicherheitseinstellung kann der Anwender über die IEEE1532-JTAG-Schnittstelle oder über den FPGA-Core auf das FROM zugreifen.

Für sichere Field-Updates/Upgrades über öffentliche Netze oder zum Laden von Sicherheitsschlüsseln, die im FROM eines Designs abgelegt sind, können Entwickler die sichere In-Sys-tem-Wiederprogrammierung der Bausteine mithilfe einer 128-Bit-AES-Verschlüsselung und MAC (Message Authentication) vornehmen. Der Inhalt des FROMs lässt sich separat programmieren, ohne den Logikinhalt des FPGAs zu löschen. Aufgrund dieser Eigenschaften ist das FROM für zahlreiche System-Funktionen prädestiniert. Dazu gehören IP-Adressierung über leitungsgebundene oder Mobilfunknetze, Systemkalibrierung, Verwaltung von Seriennummern und/oder Lagerüberwachung, vom Funktionsumfang abhängige Abrechnungsmodelle wie z.B. für Settop-Boxen, Speichern von Sicherheitsschlüsseln, Date Stamping, Versions-Management und allgemeine Flash-Memory-Anwendungen.

Speicher als RAM oder FIFO nutzbarFür die Serienproduktion geeignete FPGAs müssen ferner über genügend RAM-Ressourcen verfügen. Deshalb enthalten die ProASIC3-Bausteine Speicher, der sich als RAM oder als FIFO nutzen lassen. Die Speicherblöcke arbeiten bei Lese- und Schreibvorgängen streng synchron und erfüllen damit die Anforderungen von Hochleistungsdesigns. Die Lese- und Schreibtakte sind voneinander unabhängig und können beliebige Frequenzen bis 350 MHz annehmen.Die Speicherarchitektur der Pro-ASIC3-Familie ermöglicht Anwendern die Implementierung zahlreicher gebräuchlicher Speicherkonfigurationen. Dazu gehören echte Dual-Port RAMs mit zwei Lese-, zwei Schreib-Ports oder Two-Port RAMs mit je einem Lese- und einem Schreib-Port sowie Optionen für Sync Write, Pipelined Read und Transparent Read.

Darüber hinaus enthält jedes Block-RAM eine komplette FIFO-Steuerlogik inklusive Decoder, Möglichkeiten zur Steuerung des FIFOs über die eingebaute Flaglogik und Möglichkeiten zur Programmierung der FIFO-Tiefe. Um I/O-intensive Designs so kostengünstig wie möglich realisieren zu können, bieten die FPGAs ein hohes Verhältnis aus I/Os und System-Gates. Entwickler, die eine Vielzahl von I/O-Ressourcen benötigen, müssen deshalb nicht auf ein FPGA mit höherer Logikkapazität umsteigen. Zusätzlich zu der flexiblen programmierbaren Struktur der I/O-Tiles, mit der sich zahlreiche I/O-Standards abdecken lassen, können die Register innerhalb dieser I/O-Tiles zum Aufbau hochleistungsfähiger Registerein- und -ausgänge verwendet werden. Die Register unterstützen innerhalb der I/O-Struktur auch den DDR-Standard JESD-79C. Zur Vereinfachung der Kommunikation, und um mit möglichst wenigen Systemkomponenten und damit mit geringerer Verlustleis-tung und weniger Platz auf dem Board auskommen zu können, sind die I/Os 3,3-; 2,5-; 1,8- und 1,5-V-tolerant ausgelegt und für viele I/O-Standards geeignet.

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