SOT-MRAM als Cache Rekord-Speicher: Nur 100 Femto-Joule Schaltenergie pro Bit

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Extrem geringe Schaltenergie und praktisch unbegrenzte Ausdauer: Forschende des Imec haben extrem skalierte SOT-MRAM-Bausteine entwickelt. Die nichtflüchtige Speichertechnik könnte SRAM als Cache-Speicher zum Beispiel in Hochleistungsrechnern ersetzen.

Auf dem International Electron Devices Meeting 2023 (IEEE IEDM 2023) haben Mitarbeitende von Imec, dem Forschungs- und Innovationszentrum für Nanoelektronik und digitale Technologien, im Dezember extrem klein skalierte SOT-MRAM-Bausteine (Spin-Orbit-Transfer Magnetic Random Access Memory) mit der geringsten jemals publizierten Schaltenergie und praktisch unbegrenzter Lebensdauer gezeigt. Die demonstrierte SOT-MRAM-Technologie benötigt zum Schalten einzelner Bits lediglich 100 Femto-Joule (fJ) und erreicht laut Imec mehr als 10¹⁵ Schaltzyklen.

Mit diesen Resultaten ist SOT-MRAM mittlerweile zu einem vielversprechenden Kandidat für die Ablösung von SRAM als Cache-Speicher der letzten Ebene in High-Performance-Computing-Anwendungen (HPC) avanciert. Genau wie SRAM bietet er hohe Schaltgeschwindigkeiten im Sub-Nanosekunden-Bereich und verspricht eine nahezu unbegrenzte Lebensdauer. Da die SOT-MRAM-Bitzellen nicht flüchtig sind, verbrauchen sie zudem bei hoher Zelldichte weniger Energie im Standby-Modus als SRAMs. Darüber hinaus können SOT-MRAM-Bitzellen potenziell viel kleiner als SRAM-Zellen gefertigt werden, was zu einer höheren Packungsdichte führt – angesichts des rasant wachsenden Bedarfs an Speicherkapazität ist das ein großer Vorteil.

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Spin-Orbit-Transfer (SOT)-Leitung als entscheidender Schritt zum SOT-MRAM

Imec hat das Skalierungspotenzial und die Grenzen von SOT-MRAM-Bauelementen, die auf 300-mm-Wafern gefertigt werden, experimentell untersucht – es ist die erste jemals veröffentlichte Studie zur Skalierbarkeit von SOT-MRAM-Bauelementen. Auf der IEDM 2023 zeigten die Forschenden, dass die Skalierung der SOT-Leitung nicht nur den Platzbedarf der SOT-MRAM-Zelle verringert, sondern gleichzeitig die Performance und Zuverlässigkeit der Zelle erheblich verbessert.

Die SOT-Leitung ist eine Schicht aus Metall wie Wolfram (W) oder Platin (Pt), die sich unter dem magnetischen Tunnelübergang (MTJ) befindet – dem eigentlichen Schaltelement des SOT-MRAM-Bausteins. Die SOT-Leitung dient als Strominjektionsschicht in der Ebene, die die Lese- und Schreibpfade entkoppelt. „In herkömmlichen SOT-MRAM-Designs ist die von der SOT-Leitung belegte Fläche größer als die eigentliche MTJ-Pillar-Fläche, um genügend Spielraum für die Kontrolle des Overlay-Prozesses zu haben“, erklärt Sebastien Couet, Program Director Magnetics bei Imec.

Unter 100 Femto-Joule: Um 63 Prozent reduzierte Schaltenergie

Dies bedeute jedoch, dass Energie verschwendet werde, da ein Teil des Stroms außerhalb des MTJ-Bereichs fließe. „Wir haben SOT-MRAM-Bauelemente bis zum Äußersten skaliert, wobei die SOT-Leiterbahn und der MTJ-Pfeiler vergleichbare Abmessungen haben.“ Die kritische Abmessung liege bei rund 50 nm. „Bei diesen Bauelementen haben wir eine Schaltenergie von unter 100 Femto-Joule pro Bit beobachtet, was einer Reduzierung um 63 Prozent im Vergleich zu herkömmlichen Designs entspricht“, sagt Couet. Damit habe man eine verbliebene Problematik des SOT-MRAM gelöst, das traditionell einen hohen Strom für den Schreibvorgang benötige.

Darüber hinaus hätte sein Team gezeigt, dass die Skalierung der SOT-Leitung die Lebensdauer des Speichers verbessert, da sie die Joule-Erwärmung innerhalb der SOT-Schicht reduziert. „Mit einer Standzeit von mehr als 10¹⁵ Programm-/Löschzyklen haben wir unsere Annahme experimentell bestätigt, dass SOT-MRAM-Zellen eine unbegrenzte Standzeit haben können – eine wichtige Voraussetzung für Cache-Speicher“, erklärt der Programmleiter.

Zellfläche im Vergleich zu SRAM weiter optimierbar

Die ermittelten Daten würden einen wertvollen Input für Chipdesigner liefern, um eine Design-Technology-Co-Optimierung (DTCO) der SOT-MRAM-Technologie bei den neuesten Technologien durchzuführen – mit dem Ziel, die Leistung zu verbessern und Gestaltungsspielräume optimal zu nutzen.

Der Schwerpunkt der zukünftigen Forschung liegt laut Couet auf dem Material-Engineering. Ziel sei es, die Schaltenergie pro Bit weiter zu reduzieren. Über die Optimierung der Bitzellenkonfiguration könne zudem die Zellenfläche im Vergleich zu SRAM weiter zu verkleinert werden. Couet ist sicher: „Längerfristig werden diese Erkenntnisse auch in die Entwicklung von spannungsgesteuerten (VG) SOT-MRAM-Multipillar-Bausteinen einfließen – die ultimative Lösung von Imec für Embedded Memory-Anwendungen mit hoher Dichte.“ (me)

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