Protokoll-Validierung: PCI Express 6.0 und Compute Express Link

PCI-Express 6.0 Protokoll-Validierung: PCI Express 6.0 und Compute Express Link

21.06.2023 Von Dipl.-Ing. (FH) Hendrik Härter 1 min Lesedauer

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Mit dem von Keysight vorgestellten Wireless Protocol Analyzer und Excerciser können Entwickler Designs für PCIe 6.0 validieren. Die Interoperabilität mit anderen PCIe 6.0-basierten Designs ist ebenfalls möglich.

Der Keysight Analyzer P5570A und der Exerciser P5573A für den Standard PCIe 6.0.(Bild: Keysight) — Der Keysight Analyzer P5570A und der Exerciser P5573A für den Standard PCIe 6.0.
(Bild: Keysight)

Die Wireless Protocol Analyzer und Exerciser P5570A und P5573A ermöglichen es Entwicklern und Herstellern von Halbleitern, Computern und Peripheriegeräten, ihre Chips, Root-Complexes und Endpunktsysteme vollständig zu verifizieren.

Bis zu 64 Gigatransfers pro Sekunde

Die Spezifikation PCIe 6.0 (Peripheral Component Interconnect Express) ist ein neuer Standard für serielle Hochgeschwindigkeitsschnittstellen und wurde von der PCI-SIG veröffentlicht. Mit der Spezifikation wird ein höherer Datenverkehr sowie die wachsenden Bandbreitenanforderungen in Rechenzentren unterstützt.

Dank des neuen Standards sind Designs für Server, Endgeräte, Switches, Speichergeräte und Compute Engines mit Geschwindigkeiten von bis zu 64 Gigatransfers pro Sekunde (GT/s) möglich. Mit dem Analyzer können Anlagen- und Gerätehersteller die Designs mit PCIe 6.0 validieren und außerdem wird die Interoperabilität mit anderen PCIe 6.0-konformen Designs ermöglicht.

Die jetzt von Keysight vorgestellten kabellosen Protokoll-Validierungswerkzeuge bieten verschiedene Testmöglichkeiten sowie den Test von Designs mit PCIe 6.0:

Analyse der Datenverbindungs-/Transaktionsschicht von Designs mit PCIe 6.0.

Unterstützt werden PCIe-Geschwindigkeiten mit 2,5 GT/s, 5,0 GT/s, 8 GT/s, 16 GT/s, 32GT/s und 64GT/s (PAM4). Außerdem Lane-Breiten von x1 bis x16.

Emulation von Root-Komplex- und Endpunktgeräten zum validieren von Designs mit PCIe und Compute Express Link (CXL).

Unterstützt PCIe 6.0 debugging und CXL 1.1/2.0-Protokollvisualisierungs- und Analysetools.

Kabellose Protokollanalyse in einem CEM-Formfaktor (Card Electromechanical).

Komplette Testumgebung für PCIe 6.0 für den gesamten Design-Zyklus.

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Stand: 08.12.2025

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