Leistungsfähiger Breitband-Empfänger mit Antialiasing-Filter

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TRACO ELECTRONIC GMBH

Precoplat Präzisions-Leiterplatten-Technik GmbH

Shanghai Yongming Electronic Co., Ltd.

Analog Devices

Filter- und Schnittstellendesign

Im Folgenden wird ein allgemeines Konzept zur Entwicklung der Verstärker/ADC-Schnittstelle mit Filter vorgestellt. Um die optimale Leistungsfähigkeit (Bandbreite, SNR, SFDR etc.) zu erzielen, müssen bestimmte Anforderungen erfüllt werden:

• Am Verstärker sollte die richtige DC-Last anliegen, wie sie im Datenblatt für eine optimale Leistungsfähigkeit empfohlen wird.

• Für den Reihenwiderstand muss der richtige Wert zwischen Verstärker und der durch den Filter repräsentierten Last gewählt werden. Dadurch können unerwünschte Spitzen im Durchlassband verhindert werden.

• Die Eingangsimpedanz am A/D-Wandler sollte mit einem externen Parallelwiderstand reduziert werden. Der richtige Reihenwiderstand sollte verwendet werden, um den ADC vom Filter zu isolieren. Dieser Serienwiderstand reduziert auch Spitzen, sogenanntes „Peaking”.

Die Schaltung wird in der Regel wie folgt entwickelt:

• Auswahl des externen ADC-Abschlusswiderstands R_TADC, so dass die parallele Kombination aus R_TADC und R_ADC zwischen 200 und 400 Ω liegt.

• Auswahl von R_KB basierend auf Erfahrung und/oder den Empfehlungen im Datenblatt des A/D-Wandlers. Der Wert liegt normalerweise zwischen 5 und 36 Ω.

• Berechnen der Filterlastimpedanz mit der Gleichung Z_AAFL = R_TADC || (R_ADC + 2 R_KB)

• Auswahl des externen Serienwiderstands für den Verstärker (R_A). R_A sollte kleiner als 10 Ω sein, falls die differentielle Ausgangsimpedanz des Verstärkers 100 bis 200 Ω beträgt. R_A sollte zwischen 5 und 36 Ω liegen, wenn die Ausgangsimpedanz des Verstärkers 12 Ω oder weniger beträgt.

• Auswahl von R_TAMP so, dass die vom Verstärker „gesehene” Gesamtlast Z_AL optimal für den bestimmten differentiellen Verstärker, gewählt nach der Gleichung Z_AL = 2 R_A + (Z_AAFL || 2 R_TAMP), ist.

• Berechnen des Filter-Quellwiderstands mit Z_AAFS = 2 R_TAMP || (Z_O + 2 R_A).

• Anhand eines Filterdesignprogramms oder Tabellen erfolgt die Entwicklung des Filters mit den Quell- und Lastimpedanzen Z_AAFS und Z_AAFL, Filtertyp, Bandbreite, Ordnung etc. Es sollte eine Bandbreite gewählt werden, die etwa 40% höher ist als die halbe Abtastrate, um einen flachen Anstieg im Frequenzbereich von DC bis f_s/2 sicherzustellen.

• Die interne ADC-Kapazität C_ADC sollte vom finalen Shunt-Kondensatorwert, generiert vom Programm, subtrahiert werden. Das Programm liefert den Wert C_SHUNT2 für den differentiellen Shunt-Kondensator. Die finale Gleichtakt-Shunt-Kapazität beträgt C_AAF2 = 2(C_SHUNT2 – C_ADC).

Nach diesen vorläufigen Berechnungen sollte die Schaltung auf folgende Eigenschaften hin überprüft werden:

• Der Wert von C_AAF2 sollte mindestens 10 pF betragen, damit er um ein Mehrfaches höher ist als C_ADC. Dies minimiert die Empfindlichkeit des Filters auf Abweichungen im C_ADC.

• Das Verhältnis von Z_AAFL zu Z_AAFS sollte nicht mehr als 7 betragen, damit der Filter in den Grenzen der meisten Filtertabellen und Designprogramme liegt.

• C_AAF1 sollte eine Kapazität von mindestens 5 pF haben, um die Empfindlichkeit gegenüber parasitären Kapazitäten und Bauteileabweichungen zu minimieren.

• Sinnvoll für die Induktivität L_AAF ist ein Wert von mindestens einigen nH.

In einigen Fällen liefert das Simulationsprogramm zur Filterentwicklung mehr als eine einzige Lösung. Dies ist insbesondere bei Filtern höherer Ordnung der Fall. Die Lösung, welche die realistischsten Bauteilewerte liefert sollte stets ausgewählt werden. Ebenfalls sollte eine Konfiguration mit Shunt-Kondensator verwendet werden, damit diese sich mit der ADC-Eingangskapazität kombinieren lässt.

Schaltungsoptimierungstechniken und Kompromisse

Die Parameter in dieser Schnittstellenschaltung sind sehr interaktiv. Deshalb ist es fast unmöglich, die Schaltung für alle Schlüsselspezifikationen wie Bandbreite, Bandbreiten-Flachheit, SNR, SFDR und Verstärkung zu optimieren. Allerdings kann das „Peaking”, das oft im Bandbreitenverlauf auftritt, minimiert werden, indem man R_A und R_KB variiert.

Bild 6 zeigt, wie sich das „Peaking“ des Durchlassbands reduziert, wenn der Wert des Ausgangs-Serienwiderstands R_A erhöht wird. Wenn der Wert dieses Widerstands erhöht wird, gibt es jedoch eine größere Signaldämpfung und der Verstärker muss ein größeres Signal treiben, um den Vollausschlags-Eingangsbereich des A/D-Wandlers zu nutzen.

Der Wert von R_A beeinflusst auch das SNR. Höhere Werte reduzieren zwar Spitzen in der Bandbreite, neigen aber dazu, das SNR leicht zu erhöhen. Dies ist auf den höheren Signalpegel zum Treiben des ADC-Full-Scale zurückzuführen.

Der Serienwiderstand R_KB an den ADC-Eingängen sollte so gewählt werden, dass er die durch Charge Injection des internen Sampling-Kondensators im A/D-Wandler verursachte Verzerrung minimiert. Eine Erhöhung dieses Widerstands kann ebenfalls Spitzen in der Bandbreite reduzieren.

Erhöht man jedoch R_KB, steigt auch die Signaldämpfung und der Verstärker muss ein größeres Signal treiben, um den ADC-Eingangsbereich zu füllen.

Eine andere Methode, um den Anstieg im Durchlassbereich zu optimieren ist, den Filter-Shunt-Kondensator C_AAF2 etwas zu verändern.

Der ADC-Eingangs-Abschlusswiderstand R_TADC sollte normalerweise so gewählt werden, dass die Eingangsimpedanz des A/D-Wandlers zwischen 200 und 400 Ω liegt. Macht man ihn kleiner, reduziert sich der Einfluss der ADC-Eingangskapazität. Dies kann der Filter stabilisieren, erhöht aber den Einfügeverlust der Schaltung. Eine Erhöhung des Wertes reduziert ebenfalls das „Peaking“.

Einen ausgewogenen Kompromiss zu finden, kann schwierig sein. In dieser Schaltung hat jeder Parameter die gleiche Gewichtung. Deshalb sind die gewählten Werte repräsentativ für die Schnittstellen-Leistungsfähigkeit aller Design-Charakteristika. In einigen Schaltungen werden eventuell verschiedene Werte gewählt, um je nach Systemanforderungen SFDR, SNR oder Eingangspegel zu optimieren.

Die SFDR-Leistungsfähigkeit in dieser Schaltung wird durch zwei Faktoren bestimmt. Verstärker und Werte der ADC-Schnittstellenkomponenten (Bild 1) sowie die Einstellung des internen Front-End-Pufferbiasstroms im AD9467 über ein internes Register. Die tatsächlichen SFDR-Werte in Tabelle 1 ergeben sich nach der SFDR-Optimierung, beschrieben im Datenblatt des AD9467.

Ein weiterer Kompromiss, der in dieser Schaltung gemacht werden kann, ist der Vollausschlagsbereich des A/D-Wandlers. Die differentielle Vollausschlags-Eingangsspannung des A/D-Wandlers wurde auf 2 V_ss eingestellt, was einen optimalen SFDR garantiert. Eine Änderung des Vollausschlags-Eingangsbereichs auf 2,5 V_ss ergibt eine Verbesserung des SNR um etwa 1,5 dB, senkt aber den SFDR nur minimal. Der Eingangsbereich wird durch den in ein internes Register des AD9467 geladenen Wert eingestellt, der im Datenblatt angegeben ist.

Das Signal ist mit den 0,1-μF-Kondensatoren AC-gekoppelt, um die Gleichtaktspannungen zwischen Verstärker, Abschlusswiderständen und ADC-Eingängen zu blocken. Weitere Details zu Gleichtaktspannungen stehen im Datenblatt des AD9467.

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